<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          首頁(yè)  資訊  商機(jī)   下載  拆解   高校  招聘   雜志  會(huì)展  EETV  百科   問(wèn)答  電路圖  工程師手冊(cè)   Datasheet  100例   活動(dòng)中心  E周刊閱讀   樣片申請(qǐng)
          EEPW首頁(yè) >> 主題列表 >> fpga+dsp

          Altera支持28Gbps的FPGA適于下一代100G以上系統(tǒng)

          •   Altera日前宣布開(kāi)始發(fā)售世界上第一款具有28-Gbps收發(fā)器的FPGA。Stratix V GT器件是業(yè)界目前為止帶寬最大、性能最好的FPGA。這一業(yè)界領(lǐng)先的創(chuàng)新Stratix V GT FPGA技術(shù)為前沿通信系統(tǒng)設(shè)計(jì)人員量身定做,幫助他們盡快實(shí)現(xiàn)市場(chǎng)解決方案,以滿足越來(lái)越高的網(wǎng)絡(luò)帶寬要求。   
          • 關(guān)鍵字: Altera  FPGA  

          Digilent電子設(shè)計(jì)大賽將與FPGA World Conference同期舉行

          • Digilent公司很榮幸的宣布:第7屆Digilent電子設(shè)計(jì)大賽(DDC)總決賽將于2011年9月14日到15日在德國(guó)慕尼黑與FPGA World Conference同期舉行。來(lái)自中國(guó)、美國(guó)、羅馬尼亞、瑞典、墨西哥和印度的16支隊(duì)伍共30多位參賽者將會(huì)角逐這次Digilent電子設(shè)計(jì)大賽的總冠軍。這些隊(duì)伍都是各自國(guó)家的地區(qū)性設(shè)計(jì)大賽的優(yōu)勝者,其中中國(guó)選送4支隊(duì)伍,他們分別來(lái)自北京工業(yè)大學(xué)、清華大學(xué)、桂林電子科技大學(xué)、電信科學(xué)技術(shù)研究院。
          • 關(guān)鍵字: Digilent  FPGA  

          基于ARM+FPGA架構(gòu)的三維圖形加速系統(tǒng)

          • 基于ARM+FPGA架構(gòu)的三維圖形加速系統(tǒng),引言  隨著圖形處理的巨額運(yùn)算量,CPU變得不堪重負(fù)。此時(shí),需要使用特定的硬件設(shè)備來(lái)為嵌入式CPU承擔(dān)圖形處理的任務(wù)?! 【哂腥S圖形硬件加速能力的ARM+FPGA架構(gòu)嵌入式圖形系統(tǒng)就是其中一種解決方案。其中,ARM處
          • 關(guān)鍵字: 圖形  加速  系統(tǒng)  三維  架構(gòu)  ARM  FPGA  基于  

          基于DSP無(wú)差拍控制的逆變電源研究與設(shè)計(jì)

          • 引 言
              隨著高性能DSP控制器的出現(xiàn),采用數(shù)字化控制的UPS電源已成為現(xiàn)在研究的熱點(diǎn)?;贒SP實(shí)現(xiàn)的數(shù)字雙閉環(huán)控制能有效提高電源系統(tǒng)的抗干擾能力,降低噪聲,提高效率和可靠性,進(jìn)一步有利于電源的智能化管理、
          • 關(guān)鍵字: 研究  設(shè)計(jì)  逆變電源  控制  DSP  基于  

          多波形雷達(dá)回波中頻模擬器方案

          • 引言在各型雷達(dá)導(dǎo)引頭的研制開(kāi)發(fā)中,經(jīng)常需要多次試驗(yàn)以檢驗(yàn)雷達(dá)對(duì)目標(biāo)回波信號(hào)的分析處理性能。然而...
          • 關(guān)鍵字: 雷達(dá)  中頻模擬器  FPGA  DSP  

          基于Virtex-5 FPGA的高速串行傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

          • 摘要:作為高傳輸速率和低設(shè)計(jì)成本的傳輸技術(shù),串行傳輸技術(shù)被廣泛應(yīng)用于高速通信領(lǐng)域,并已成為業(yè)界首選。在此基...
          • 關(guān)鍵字: FPGA  高速串行傳輸  

          FPGA實(shí)現(xiàn)32階FIR數(shù)字濾波器的硬件電路方案

          • 隨著軟件無(wú)線電的發(fā)展,對(duì)于濾波器的處理速度要求越來(lái)越高。傳統(tǒng)的FIR濾波器一般采用通用DSP處理器,但是DSP...
          • 關(guān)鍵字: 線性相位  濾波器  FPGA  

          Altera發(fā)售世界上第一款支持28-Gbps的FPGA

          • 2011年8月25號(hào),北京——Altera公司(NASDAQ: ALTR)今天宣布開(kāi)始發(fā)售世界上第一款具有28-Gbps收發(fā)器的FPGA。Stratix V GT器件是業(yè)界目前為止帶寬最大、性能最好的FPGA。這一業(yè)界領(lǐng)先的創(chuàng)新Stratix V GT FPGA技術(shù)為前沿通信系統(tǒng)設(shè)計(jì)人員量身定做,幫助他們盡快實(shí)現(xiàn)市場(chǎng)解決方案,以滿足越來(lái)越高的網(wǎng)絡(luò)帶寬要求。
          • 關(guān)鍵字: Altera  FPGA  

          NEC終于為IC設(shè)計(jì)發(fā)布了CyberWorkBench

          • NEC公司推出了基于其C - CyberWorkBench設(shè)計(jì)平臺(tái),專(zhuān)用FPGA設(shè)計(jì)平臺(tái)版本為商業(yè)銷(xiāo)售。
          • 關(guān)鍵字: NEC  FPGA  

          基于CY7C68013A和FPGA的ADSP-TS101擴(kuò)展USB接口設(shè)計(jì)

          • 基于CY7C68013A和FPGA的ADSP-TS101擴(kuò)展USB接口設(shè)計(jì),ADI公司的DSP器件(ADSP-TS101)具有浮點(diǎn)實(shí)時(shí)處理能力強(qiáng)、并行性好等優(yōu)點(diǎn),從而廣泛被彈載信號(hào)處理系統(tǒng)選用。其作為彈載主處理器,在導(dǎo)彈的系統(tǒng)試驗(yàn)中,需要利用上位機(jī)對(duì)其中的大數(shù)據(jù)量的軟件變量進(jìn)行實(shí)時(shí)監(jiān)控和記錄,
          • 關(guān)鍵字: USB  接口  設(shè)計(jì)  擴(kuò)展  ADSP-TS101  CY7C68013A  FPGA  基于  

          基于Spartan-6 FPGA的可擴(kuò)展驅(qū)動(dòng)控制系統(tǒng)

          • 基于Spartan-6 FPGA的可擴(kuò)展驅(qū)動(dòng)控制系統(tǒng),許多情況下驅(qū)動(dòng)器只是大規(guī)模工藝的一個(gè)組件,因此互操作性也是一項(xiàng)關(guān)鍵的設(shè)計(jì)要求。而影響這種要求的關(guān)鍵因素是工業(yè)網(wǎng)絡(luò)協(xié)議的寬度(即現(xiàn)場(chǎng)總線)和相關(guān)器件特性,因?yàn)樗鼈冇脕?lái)標(biāo)準(zhǔn)化驅(qū)動(dòng)器在網(wǎng)絡(luò)中的表達(dá)。現(xiàn)場(chǎng)總線(比
          • 關(guān)鍵字: 驅(qū)動(dòng)  控制系統(tǒng)  擴(kuò)展  FPGA  Spartan-6  基于  

          基于雙FPGA+ARM架構(gòu)的圖像壓縮系統(tǒng)

          • 基于雙FPGA+ARM架構(gòu)的圖像壓縮系統(tǒng),目前的圖像壓縮存儲(chǔ)方案大都無(wú)法支持高分辨率圖像。另外,在一些DSP解決方案中,因?yàn)镈SP接口不靈活以及DSP本身處理能力的限制,很難支持高分辨圖像壓縮。  本設(shè)計(jì)開(kāi)發(fā)出了一套基于雙FPGA+ARM架構(gòu)的高速計(jì)算機(jī)屏幕圖
          • 關(guān)鍵字: 壓縮  系統(tǒng)  圖像  架構(gòu)  FPGA  ARM  基于  

          DSP系統(tǒng)的動(dòng)態(tài)加載技術(shù)研究

          • DSP系統(tǒng)的動(dòng)態(tài)加載技術(shù)研究,目前,開(kāi)發(fā)人員發(fā)現(xiàn)動(dòng)態(tài)加載應(yīng)用模塊是在運(yùn)行期間再配置系統(tǒng)以改變或擴(kuò)展其功能的最有效方式。開(kāi)發(fā)人員不能 在運(yùn)行前靜態(tài)配置許多 DSP 系統(tǒng),其原因在于執(zhí)行操作的實(shí)時(shí)要求。但是,動(dòng)態(tài)加載允許系統(tǒng)根據(jù)需要進(jìn)行自身
          • 關(guān)鍵字: 技術(shù)  研究  加載  動(dòng)態(tài)  系統(tǒng)  DSP  

          基于FPGA PCI的并行計(jì)算平臺(tái)實(shí)

          • 基于FPGA PCI的并行計(jì)算平臺(tái)實(shí),本文介紹的基于PCI總線的FPGA計(jì)算平臺(tái)的系統(tǒng)實(shí)現(xiàn):通過(guò)在PC機(jī)上插入擴(kuò)展PCI卡,對(duì)算法進(jìn)行針對(duì)并行運(yùn)算的設(shè)計(jì),提升普通PC機(jī)對(duì)大計(jì)算量數(shù)字信號(hào)的處理速度。本設(shè)計(jì)采用5片F(xiàn)PGA芯片及相關(guān)周邊芯片設(shè)計(jì)實(shí)現(xiàn)這一并行高速
          • 關(guān)鍵字: 計(jì)算  平臺(tái)  并行  PCI  FPGA  基于  

          基于DSP的PCI總線數(shù)據(jù)采集系統(tǒng)研究

          • 本文以實(shí)際開(kāi)發(fā)系統(tǒng)為背景,以TI公司的TMS320VC5402與PLX公司的PCI9052為基礎(chǔ)。詳細(xì)論述了基于DSP的PCI總線結(jié)構(gòu)的數(shù)據(jù)采集系統(tǒng)硬件及軟件設(shè)計(jì)方案和實(shí)現(xiàn)方法。
          • 關(guān)鍵字: DSP  PCI  總線  數(shù)據(jù)采集    
          共9854條 360/657 |‹ « 358 359 360 361 362 363 364 365 366 367 » ›|

          fpga+dsp介紹

          您好,目前還沒(méi)有人創(chuàng)建詞條fpga+dsp!
          歡迎您創(chuàng)建該詞條,闡述對(duì)fpga+dsp的理解,并與今后在此搜索fpga+dsp的朋友們分享。    創(chuàng)建詞條

          熱門(mén)主題

          樹(shù)莓派    linux   
          關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì)員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
          Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
          《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國(guó)際技術(shù)信息咨詢有限公司
          備案 京ICP備12027778號(hào)-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();