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fpga+dsp 文章進(jìn)入fpga+dsp技術(shù)社區(qū)

語音編解碼算法G.723.1在DSP上的優(yōu)化

關(guān)鍵字： G.723.1 語音編解碼 DSP

低碼率語音編碼MELP聲碼器的SOPC實(shí)現(xiàn)

摘要：討論了低碼率語音編碼MELP的編解碼過程，有效降低了語音編碼碼率并能使說話者個(gè)人語音特征減弱，特...
關(guān)鍵字： SOPC MELP 語音編碼 FPGA NiosII

SignalTapII ELA的FPGA在線調(diào)試技術(shù)

通過對(duì)FPGA內(nèi)部信號(hào)的捕獲測(cè)試，可以實(shí)現(xiàn)對(duì)系統(tǒng)設(shè)計(jì)缺陷的實(shí)時(shí)分析和修正。與外部測(cè)試設(shè)備相比，可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號(hào)的時(shí)序和完整性，不需額外費(fèi)用；從多方面證實(shí)，該測(cè)試手段可以減少調(diào)試時(shí)間，縮短設(shè)計(jì)周期。
關(guān)鍵字： SignalTapII FPGA ELA 在線調(diào)試

用DSP實(shí)現(xiàn)抖動(dòng)（Jitter）測(cè)量的方法

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP 抖動(dòng)（Jitter）測(cè)量時(shí)鐘頻率

基于DSP的逆變電源控制系統(tǒng)研究

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP 逆變電源 SPWM波形

誰會(huì)在代工投資“盛宴”中缺席？

　　在前3年之前全球代工總是在看前4大的動(dòng)向，包括臺(tái)積電、聯(lián)電、中芯國(guó)際及特許。然而，臺(tái)積電一家獨(dú)大，聯(lián)電居老二似乎也相安無事。　　自AMD分出Globalfoundries，及ATIC又兼并特許，再把Globalfoundries與特許合并在一起。表面上看少了一個(gè)特許，實(shí)際上由于Globalfoundries在其金主支持下積極建新廠，在代工業(yè)界引發(fā)了波浪,至少誰將成為老二成為話題。　　加上存儲(chǔ)器大享三星近期開始投資代工，放言要接高通的手機(jī)芯片訂單;加上fabless大廠Xilinx改變策略，把2
關(guān)鍵字：臺(tái)積電 FPGA 28nm

基于FPGA的RS485接口誤碼測(cè)試儀的設(shè)計(jì)和實(shí)現(xiàn)

介紹了一種基于FPGA的誤碼測(cè)試儀的設(shè)計(jì)原理、實(shí)現(xiàn)過程及調(diào)試經(jīng)驗(yàn)。該誤碼測(cè)試系統(tǒng)使用RS485接口，具有原理簡(jiǎn)單、接口獨(dú)特、功能豐富等特點(diǎn)，系統(tǒng)具有較好的可擴(kuò)展性。
關(guān)鍵字： FPGA 485 RS 接口

子帶分解的自適應(yīng)濾波器的FPGA實(shí)現(xiàn)

基于子帶分解的自適應(yīng)濾波器在提高收斂性能的同時(shí)又可以節(jié)省一定的計(jì)算量。采用Altera公司的仿真軟件Altera DSP Builder和QuartusⅡ7．2進(jìn)行子帶分解的NLMS算法的自適應(yīng)濾波器現(xiàn)場(chǎng)可編程門陣列設(shè)計(jì)，利用Simulink和ModelSim對(duì)設(shè)計(jì)方案進(jìn)行了模型仿真和功能仿真，達(dá)到較好的效果。
關(guān)鍵字： FPGA 分解自適應(yīng)濾波器

常用FPGA/CPLD四種設(shè)計(jì)技巧

常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日
關(guān)鍵字：技巧設(shè)計(jì) FPGA/CPLD 常用

基于DSP的人臉識(shí)別系統(tǒng)設(shè)計(jì)

基于DSP的人臉識(shí)別系統(tǒng)設(shè)計(jì),摘要：介紹了以DSP為核心的實(shí)時(shí)人臉識(shí)別系統(tǒng)設(shè)計(jì)。通過對(duì)視頻制式組成的充分學(xué)習(xí)，設(shè)計(jì)了包括圖像采集編碼、CPLD控制存儲(chǔ)器存取切換系統(tǒng)，以及圖像編碼輸出在內(nèi)的硬件平臺(tái)。在軟件設(shè)計(jì)過程中，分別設(shè)計(jì)了自動(dòng)采集樣本
關(guān)鍵字：系統(tǒng) 設(shè)計(jì) 識(shí)別人臉 DSP 基于

AEMB軟核處理器的SoC系統(tǒng)驗(yàn)證平臺(tái)的構(gòu)建

SoC芯片的規(guī)模一般遠(yuǎn)大于普通的ASIC，同時(shí)深亞微米工藝帶來的設(shè)計(jì)困難等使得SoC設(shè)計(jì)的復(fù)雜度大大提高。仿...
關(guān)鍵字： FPGA SoC 系統(tǒng)驗(yàn)證平臺(tái) AEMB 軟核處理器

基于FPGA的RS485接口誤碼測(cè)試儀的設(shè)計(jì)

摘要：介紹了一種基于FPGA的誤碼測(cè)試儀的設(shè)計(jì)原理、實(shí)現(xiàn)過程及調(diào)試經(jīng)驗(yàn)。該誤碼測(cè)試系統(tǒng)使用RS485接口...
關(guān)鍵字： FPGA RS485 誤碼測(cè)試儀

可實(shí)現(xiàn)快速鎖定的FPGA片內(nèi)延時(shí)鎖相環(huán)設(shè)計(jì)

摘要：延時(shí)鎖相環(huán)(DLL)是一種基于數(shù)字電路實(shí)現(xiàn)的時(shí)鐘管理技術(shù)。DLL可用以消除時(shí)鐘偏斜，對(duì)輸入時(shí)鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內(nèi)DLL的結(jié)構(gòu)和設(shè)計(jì)方案，在其基礎(chǔ)上提出可實(shí)現(xiàn)快速鎖定的延時(shí)鎖相環(huán)
關(guān)鍵字： FPGA 延時(shí) 鎖相環(huán)

使用SignalTap II邏輯分析儀調(diào)試FPGA

摘要：本文介紹了可編程邏輯器件開發(fā)工具Quartus II 中SingalTap II 嵌入式邏輯分析器的使用，并給出一個(gè)具體的設(shè)計(jì)實(shí)例，詳細(xì)介紹使用SignalTap II對(duì)FPGA調(diào)試的具體方法和步驟。
關(guān)鍵字： SignalTap；硬件調(diào)試
關(guān)鍵字： SignalTap FPGA 邏輯分析儀調(diào)試

復(fù)用器重構(gòu)降低FPGA成本

摘要：本文介紹了一種新的復(fù)用器重構(gòu)算法，能夠降低FPGA實(shí)際設(shè)計(jì)20％的成本。該算法通過減少?gòu)?fù)用器所需查找表（LUT）的數(shù)量來實(shí)現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹。算法性能的關(guān)鍵在于尋找總線上出現(xiàn)的
關(guān)鍵字： FPGA 復(fù)用器

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計(jì)的方法
一種基于DSP和USB的指紋識(shí)別系統(tǒng)設(shè)計(jì)
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