fpga：quartusⅡ 文章進(jìn)入fpga：quartusⅡ技術(shù)社區(qū)

基于FPGA的語音信號實(shí)時(shí)處理

摘要：介紹一種在語音識別系統(tǒng)中運(yùn)用FPGA技術(shù)對語音信號進(jìn)行前期實(shí)時(shí)處理的方法。利用DSPBuilder設(shè)計(jì)信...
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基于FPGA雷達(dá)成像方位脈沖壓縮系統(tǒng)的設(shè)計(jì)

　　合成孔徑雷達(dá)成像算法中較為成熟和應(yīng)用廣泛的算法主要有距離-多普勒(R-D)算法和線性調(diào)頻變標(biāo)(CS)算法。R-D算法復(fù)雜度相對較低，運(yùn)算比較簡單，雖然其成像質(zhì)量并不高，但是相比對穩(wěn)定性、存儲空間、功耗與實(shí)時(shí)性要求都很高的實(shí)時(shí)SAR成像系統(tǒng)，其應(yīng)用十分廣泛。在整個(gè)有距離-多普勒(R-D)算法中方位脈沖壓縮系統(tǒng)是設(shè)計(jì)的關(guān)鍵。隨著FPGA芯片突飛猛進(jìn)的發(fā)展，實(shí)時(shí)雷達(dá)成像方位脈沖壓縮系統(tǒng)在FPGA上實(shí)現(xiàn)變成了可能。　　1 脈沖壓縮及方位脈沖壓縮系統(tǒng)的結(jié)構(gòu) 　　1．1 脈沖壓縮的基本原理　　實(shí)現(xiàn)脈沖壓
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基于FPGA的步進(jìn)電機(jī)控制器設(shè)計(jì)

　　步進(jìn)電機(jī)是一種將電脈沖信號轉(zhuǎn)換成相應(yīng)的角位移的特殊電機(jī)，每改變一次通電狀態(tài)，步進(jìn)電機(jī)的轉(zhuǎn)子就轉(zhuǎn)動一步。目前大多數(shù)步進(jìn)電機(jī)控制器需要主控制器發(fā)送時(shí)鐘信號，并且要至少一個(gè)I／O口來輔助控制和監(jiān)控步進(jìn)電機(jī)的運(yùn)行情況。在單片機(jī)或DSP的應(yīng)用系統(tǒng)中，經(jīng)常配合CPLD或者FPGA來實(shí)現(xiàn)特定的功能。本文介紹通過FPGA實(shí)現(xiàn)的步進(jìn)電機(jī)控制器。該控制器可以作為單片機(jī)或DSP的一個(gè)直接數(shù)字控制的外設(shè)，只需向控制器的控制寄存器和分頻寄存器寫入數(shù)據(jù)，即町實(shí)現(xiàn)對步進(jìn)電機(jī)的控制。　　1 步進(jìn)電機(jī)的控制原理　　步進(jìn)電機(jī)是數(shù)
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為什么嵌入式開發(fā)人員要使用FPGA？

　　在一個(gè)領(lǐng)域中，如果唯一不變的是變化，那么不需要對電子技術(shù)和設(shè)計(jì)方法的發(fā)展變化做多少回顧，就能見證到變化是如何使設(shè)計(jì)工程師能夠創(chuàng)建出下一代創(chuàng)新產(chǎn)品。微處理器得到大規(guī)模應(yīng)用后，價(jià)廉物美的新技術(shù)為基于軟件的革新性電子產(chǎn)品設(shè)計(jì)打開了大門，這就是一個(gè)很好的例子。簡言之，把設(shè)計(jì)的主要元素——在這兒是控制“智能”——轉(zhuǎn)入到軟領(lǐng)域后，設(shè)計(jì)工程師就可以在更短時(shí)間內(nèi)創(chuàng)建出更好、更智能、更廉價(jià)的產(chǎn)品。　　這個(gè)變化意味著嵌入式軟件開發(fā)人員是當(dāng)今定義電
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FPGA如何改變改變嵌入設(shè)計(jì)格局？

　　由于經(jīng)濟(jì)下滑損及開發(fā)預(yù)算減少，嵌入系統(tǒng)設(shè)計(jì)者正在轉(zhuǎn)向FPGA（現(xiàn)場可編程門陣列）技術(shù)，以縮減開發(fā)周期、對抗設(shè)備老化以及簡化產(chǎn)品升級。通過采用數(shù)量龐大且不斷增加的FPGA開發(fā)工具、可重用邏輯單元以及市售商用模塊，設(shè)計(jì)者可以構(gòu)思出高性能嵌入系統(tǒng)，并且能夠根據(jù)需求變化作重新配置，從而盡量減少對工程和制造的影響。過去，電路板設(shè)計(jì)者使用這些器件作系統(tǒng)元件之間的互連，但最新的高密度產(chǎn)品也可以替代一個(gè)典型嵌入項(xiàng)目中的處理器、內(nèi)存、定制邏輯及很多外設(shè)。盡管它有能力改變嵌入架構(gòu)，設(shè)計(jì)者仍應(yīng)分析性能、功率和成本局限，以確
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在FPGA中植入嵌入式系統(tǒng)

在FPGA中植入嵌入式系統(tǒng),如今，由于可編程器件(如FPGA)容量大、性能高、成本相對較低的特性，這種平衡又在發(fā)生變化，以前硬件設(shè)計(jì)元素(如處理器及其外圍器件和邏輯塊)也可以轉(zhuǎn)移到軟領(lǐng)域(圖1)。因此，在整個(gè)開發(fā)周期內(nèi)，靈活性可能更大，更改
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基于FPGA和TFT彩屏液晶的便攜示波器設(shè)計(jì)

摘要：設(shè)計(jì)了以FPGA為核心采集模塊，以單片機(jī)為顯示控制核心，以TFT彩屏液晶為顯示器件的便攜數(shù)字存儲示波器。通過異步FIFO實(shí)現(xiàn)了FPGA中高速數(shù)據(jù)流與單片機(jī)處理速度之間的速率匹配。以三總線結(jié)構(gòu)以及控制信號的握手協(xié)
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Altera MIPS聯(lián)手SLS發(fā)布業(yè)界首款FPGA軟核處理器

　　近日Altera公司、MIPS科技公司以及System Level Solutions (SLS) 公司聯(lián)合推出了MIPS-Based?、FPGA優(yōu)化軟核處理器，適用于Altera FPGA以及ASIC器件。MP32處理器是MIPS?兼容應(yīng)用類處理器，繼承了業(yè)界規(guī)模最大的軟件開發(fā)工具以及操作系統(tǒng)支持生態(tài)系統(tǒng)。MP32處理器是業(yè)界第一款基于FPGA的軟核處理器，由Wind River公司的VxWorks RTOS和MIPS Navigator ICS軟件開發(fā)套裝提供支持。
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FAE講堂：提升創(chuàng)造力的數(shù)字設(shè)計(jì)工具 FPGA Editor

　　工程師在設(shè)計(jì)過程中，經(jīng)常需要一定的創(chuàng)造力(你不妨稱之為數(shù)字管道膠帶)才能夠保證設(shè)計(jì)的順利完成。過去8年時(shí)間里，我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是 FPGA Editor。　　利用FPGA Editor，你可以察看完成的設(shè)計(jì)并確定是否在FPGA構(gòu)造一級真正實(shí)現(xiàn)了設(shè)計(jì)意圖 – 而這對于任何工程師或現(xiàn)場應(yīng)用工程師來說都是非常需要的。假設(shè)你拿到協(xié)作者的設(shè)計(jì)，需要對其進(jìn)行修改，但他們的 HDL源代碼非常難于理解，或者根本沒有任何注釋或文檔。也許你
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基于ARM和FPGA的線陣CCD測徑系統(tǒng)的設(shè)計(jì)

近幾年來，電線、電纜、光纖等產(chǎn)品的需求量大大增加，外徑尺寸的質(zhì)量控制成為許多生產(chǎn)廠家急需解決的問題。傳統(tǒng) ...
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Altera在FPGA上導(dǎo)入光傳輸

　　LSI接口終于要實(shí)現(xiàn)“光纖”化了。美國阿爾特拉(Altera)公布了在FPGA中導(dǎo)入光纖接口的計(jì)劃。預(yù)定在2011年內(nèi)采用試制芯片進(jìn)行演示，2012年以后產(chǎn)品化。產(chǎn)品主要面向高清視頻傳輸、云計(jì)算、三維游戲以及高性能視頻監(jiān)控等用途。在這些產(chǎn)品中，除了主板上的LSI間布線外，還可廣泛地用于機(jī)殼內(nèi)布線等用途。　
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優(yōu)化FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)

摘要：基于提高速度和減少面積的理念，對傳統(tǒng)的FIR數(shù)字濾波器進(jìn)行改良。考慮到FPGA的實(shí)現(xiàn)特點(diǎn)，研究并設(shè)計(jì)了采用Radix-2的Booth算法乘法器以及結(jié)合了CSA加法器和樹型結(jié)構(gòu)的快速加法器，并成功應(yīng)用于FIR數(shù)字濾波器的設(shè)
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第二代串行 RapidIO 和低成本、低功耗的 FPGA

過去，F(xiàn)PGA在系統(tǒng)設(shè)計(jì)中發(fā)揮了重要作用，但現(xiàn)在還需要新的性能，同時(shí)需要降低整個(gè)系統(tǒng)的構(gòu)建和運(yùn)營成本。功能豐富、低成本的FPGA實(shí)現(xiàn)了快速的產(chǎn)品上市時(shí)間與較短的投資回報(bào)周期，并且擁有能夠適應(yīng)不斷發(fā)展的標(biāo)準(zhǔn)的靈活性和性能。系統(tǒng)/設(shè)計(jì)工程師現(xiàn)在還擁有了一個(gè)令人興奮的、改進(jìn)的工具集來解決不斷演進(jìn)的信號處理市場的挑戰(zhàn)。
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FPGA在嵌入式系統(tǒng)中的開發(fā)方向

FPGA在嵌入式系統(tǒng)中的開發(fā)方向,早期的嵌入式系統(tǒng)一般是以通用處理器或單片機(jī)為核心，在外圍電路中加入存儲器、功率驅(qū)動器、通信接口、顯示接口、人機(jī)輸入接口等外圍接口，再加上應(yīng)用軟件，有些還加上了嵌入式操作系統(tǒng)，從而構(gòu)成完整的系統(tǒng)?！　‰S
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在賽靈思FPGA設(shè)計(jì)中保留可重復(fù)結(jié)果

　　滿足設(shè)計(jì)的時(shí)序要求本身已非易事，而要實(shí)現(xiàn)某項(xiàng)設(shè)計(jì)的整體時(shí)序具有完全可重復(fù)性有時(shí)候卻是不可能的任務(wù)。幸運(yùn)的是，設(shè)計(jì)人員可以借助有助于實(shí)現(xiàn)可重復(fù)時(shí)序結(jié)果的設(shè)計(jì)流程概念。影響最大的四個(gè)方面分別是 HDL 設(shè)計(jì)實(shí)踐、綜合優(yōu)化、平面布局和實(shí)施方案。　　就獲得可重復(fù)結(jié)果而言，資源利用和頻率要求都很高的設(shè)計(jì)是最大的挑戰(zhàn)。它們也是可重復(fù)結(jié)果流程需求最高的設(shè)計(jì)。得到可重復(fù)結(jié)果的第一步是在 HDL設(shè)計(jì)階段運(yùn)用設(shè)計(jì)合理的實(shí)踐。遵循出色的分層邊界實(shí)踐有助于保持邏輯整體性，而這在設(shè)計(jì)變更時(shí)有助于保持可重復(fù)結(jié)果。一條不錯(cuò)的規(guī)
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