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fpga-pwm 文章進(jìn)入fpga-pwm技術(shù)社區(qū)

FPGA中的多時(shí)鐘域設(shè)計(jì)

FPGA中的多時(shí)鐘域設(shè)計(jì)-在一個(gè)SOC設(shè)計(jì)中，存在多個(gè)、獨(dú)立的時(shí)鐘，這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個(gè)接口，各個(gè)接口標(biāo)準(zhǔn)都可能會(huì)使用完全不同的時(shí)鐘頻率。
關(guān)鍵字： FPGA 多時(shí)鐘域

組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松

組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松-對(duì)于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來說，I/O引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。
關(guān)鍵字：賽靈思 FPGA

FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案

FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案-本文針對(duì)由FPGA構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題，提出FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案。
關(guān)鍵字： FPGA 串行通信

FPGA與DSPs高速互聯(lián)的方案

FPGA與DSPs高速互聯(lián)的方案-DSP與FPGA高速的數(shù)據(jù)傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現(xiàn)場(chǎng)可編程邏輯門陣列) 設(shè)計(jì) FIFO的接口電路，即可實(shí)現(xiàn)高速互聯(lián)。
關(guān)鍵字： FPGA DSPs

FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理

FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理-一般來說，在全同步設(shè)計(jì)中，如果信號(hào)來自同一時(shí)鐘域，各模塊的輸入不需要寄存。只要滿足建立時(shí)間，保持時(shí)間的約束，可以保證在時(shí)鐘上升沿到來時(shí)，輸入信號(hào)已經(jīng)穩(wěn)定，可以采樣得到正確的值。
關(guān)鍵字： FPGA 全同步設(shè)計(jì)

3系列FPGA中使用LUT構(gòu)建分布式RAM(4)

3系列FPGA中使用LUT構(gòu)建分布式RAM(4)-前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具體調(diào)用過程的描述）
關(guān)鍵字： FPGA LUT RAM

3系列FPGA中使用LUT構(gòu)建分布式RAM（3）

3系列FPGA中使用LUT構(gòu)建分布式RAM（3）-前面簡(jiǎn)要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級(jí)的Virtex系列入手呢？我仔細(xì)看了一下各個(gè)系列的介紹、對(duì)比，Spartan系列基本就是Virtex系列的精簡(jiǎn)版，其基本原理是一樣的，所以從簡(jiǎn)單的入手來融會(huì)貫通未嘗不是一個(gè)好辦法。
關(guān)鍵字： FPGA LUT RAM

3系列FPGA中使用LUT構(gòu)建分布式RAM（1）

3系列FPGA中使用LUT構(gòu)建分布式RAM（1）-在賽靈思Spartan-3、3E等系列的FPGA中，其邏輯單元CLB中一般含有不同數(shù)量的單端口RAM（SRAM）或者雙端口RAM（DRAM），這里的“單”或者“雙”是由我們開發(fā)人員定義的。
關(guān)鍵字： FPGA LUT RAM

3系列FPGA中使用LUT構(gòu)建分布式RAM（2）

3系列FPGA中使用LUT構(gòu)建分布式RAM（2）-帶有異步寫/同步讀的SRAM，其中的同步讀取可以使用與分布式RAM相關(guān)聯(lián)的觸發(fā)器實(shí)現(xiàn)。
關(guān)鍵字： FPGA LUT RAM

工程師對(duì)于有關(guān)FPGA項(xiàng)目的九大感言

工程師對(duì)于有關(guān)FPGA項(xiàng)目的九大感言-要和人配合。以我們做硬件的工程師為例，測(cè)試的時(shí)候一般都需要軟件的配合，一個(gè)對(duì)硬件來說無比復(fù)雜的工作，可能在軟件工程師看來就是幾行簡(jiǎn)單的代碼。
關(guān)鍵字： FPGA

未來只有懂FPGA開發(fā)的人才堪稱計(jì)算機(jī)專家？

未來只有懂FPGA開發(fā)的人才堪稱計(jì)算機(jī)專家？-由于微電子和超大規(guī)模集成電路工藝技術(shù)設(shè)備的缺失，使國(guó)人根本沒有條件能夠自由地進(jìn)入這個(gè)領(lǐng)域體驗(yàn)，這是一個(gè)嚴(yán)重的問題。
關(guān)鍵字： FPGA 嵌入式計(jì)算機(jī)

一個(gè)合格FPGA 工程師的基本要求

一個(gè)合格FPGA 工程師的基本要求-一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。
關(guān)鍵字： FPGA Verilog

ARM、DSP、FPGA的區(qū)別是什么？

ARM、DSP、FPGA的區(qū)別是什么？-ARM（Advanced RISC Machines）是微處理器行業(yè)的一家知名企業(yè)，設(shè)計(jì)了大量高性能、廉價(jià)、耗能低的RISC處理器、相關(guān)技術(shù)及軟件。
關(guān)鍵字： ARM DSP FPGA

FPGA學(xué)習(xí)流程總結(jié)

FPGA學(xué)習(xí)流程總結(jié)-熟悉數(shù)字電路，門電路，組合邏輯電路、時(shí)序邏輯電路
關(guān)鍵字： FPGA 門電路組合邏輯電路

FPGA/CPLD設(shè)計(jì)小技巧

FPGA/CPLD設(shè)計(jì)小技巧-這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查。
關(guān)鍵字： FPGA CPLD

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fpga-pwm介紹

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fpga-pwm電路

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穩(wěn)壓電源PWM芯片UC3846的應(yīng)用設(shè)計(jì)方案

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