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Altera推出業(yè)界第一款Serial RapidIO Gen2解決方案

2011年9月27號(hào)，北京——Altera公司 (NASDAQ: ALTR) 今天宣布，開始提供業(yè)界第一款基于Serial RapidIO Gen2 FPGA的解決方案，進(jìn)一步提高下一代3G和4G無線基站的帶寬，鏈路更加靈活。Altera成功的實(shí)現(xiàn)了Stratix IV GX FPGA中的RapidIO MegaCore 功能IP內(nèi)核與集成器件技術(shù)公司 (IDT) Serial RapidIO Gen 2交換機(jī)的互操作性。Altera成熟的Serial RapidIO Gen2解決方案為高性能通信系統(tǒng)中
關(guān)鍵字： Altera FPGA

基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)

基于FPGA的信號(hào)發(fā)生器設(shè)計(jì),以FPGA 芯片為載體，通過QuartusII 的LPM_ROM 模塊和VHDL 語(yǔ)言為核心設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以輸出遞增鋸齒波、遞減鋸齒波、三角波、階梯波和方波等5 種信號(hào)，通過QuartusII 軟件進(jìn)行波形仿
關(guān)鍵字：設(shè)計(jì) 信號(hào)發(fā)生器 FPGA 基于

適合便攜式系統(tǒng)的RF功率測(cè)量方法

設(shè)計(jì)低功率電路同時(shí)實(shí)現(xiàn)可接受的性能是一個(gè)困難的任務(wù)。在 RF 頻段這么做更是迅猛地提高了挑戰(zhàn)性。今天，幾乎每一樣?xùn)|西都有無線連接能力，因此 RF 功率測(cè)量正在迅速變成必要功能。這篇文章著重介紹多種準(zhǔn)確測(cè)量 RF
關(guān)鍵字：測(cè)量方法功率 RF 便攜式系統(tǒng) 適合

LabVIEW FPGA模塊實(shí)現(xiàn)FIFO深度設(shè)定

為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當(dāng)帶來的數(shù)據(jù)不連續(xù)問題，結(jié)合LabVIEWFPGA的編程特點(diǎn)和DMA FIFO的工作原理，提出了一種設(shè)定FIFO深度的方法。對(duì)FIFO不同深度的實(shí)驗(yàn)表明，采用該方法設(shè)定的FIFO深度能夠
關(guān)鍵字： LabVIEW FPGA FIFO 模塊

FPGA與GPS_OEM板的UART設(shè)計(jì)

本文提出了一種基于FPGA的嵌入式UART模塊化設(shè)計(jì)方法，通過UART實(shí)現(xiàn)了FPGA與GPS_OEM板之間的數(shù)據(jù)通信?；赩HDL語(yǔ)言，通過有限狀態(tài)機(jī)，將UART模塊集成到FPGA上，給出了系統(tǒng)的功能仿真結(jié)果，驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性，增強(qiáng)了設(shè)計(jì)的靈活性。
關(guān)鍵字： FPGA UART 201109

基于MCU+FPGA的航空總線接口板測(cè)試平臺(tái)設(shè)計(jì)

設(shè)計(jì)的航空總線接口板測(cè)試平臺(tái)滿足通用設(shè)備CAN總線、RS485差分電平異步總線及LVDS差分電平異步總線數(shù)據(jù)傳輸要求。通過對(duì)各模塊功能分析，在仿真軟件中通過功能仿真驗(yàn)證，并在工程應(yīng)用中得到驗(yàn)證。此設(shè)計(jì)通過RS232接口連接上位機(jī)實(shí)現(xiàn)數(shù)據(jù)收發(fā)，并能對(duì)CAN總線及高速異步總線參數(shù)進(jìn)行動(dòng)態(tài)配置。
關(guān)鍵字： CAN FPGA MCU 201109

LEON2應(yīng)用于DCPU的FPGA仿真

LEON2應(yīng)用于DCPU的FPGA仿真,近年來，隨著數(shù)字多媒體業(yè)務(wù)和Internet網(wǎng)絡(luò)的迅速發(fā)展，新型數(shù)字機(jī)頂盒可以有效利用我國(guó)巨大的有線電視網(wǎng)絡(luò)資源，完成視頻點(diǎn)播、數(shù)字電視的接收及接入Internet等綜合業(yè)務(wù)功能?！?br />
1 數(shù)字機(jī)頂盒總體設(shè)計(jì)方案　
關(guān)鍵字：仿真 FPGA DCPU 應(yīng)用 LEON2

FPGA低功耗設(shè)計(jì)的小提示

FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的...
關(guān)鍵字：低功耗 FPGA

基于FPGA原型設(shè)計(jì) 能為您做些什么？

作為基于FPGA原型方法的擁護(hù)者，有人可能會(huì)認(rèn)為我們只片面地看到了這種方法的優(yōu)點(diǎn)，而對(duì)其缺陷視而不見。但那...
關(guān)鍵字： FPGA 原型設(shè)計(jì)

DSP和FPGA構(gòu)成的感應(yīng)發(fā)電機(jī)勵(lì)磁控制系統(tǒng)

介紹了針對(duì)3/3相雙繞組感應(yīng)發(fā)電機(jī)設(shè)計(jì)的勵(lì)磁系統(tǒng),該系統(tǒng)由DSP和FPGA構(gòu)成。給出了控制系統(tǒng)的接口電路和實(shí)驗(yàn)...
關(guān)鍵字： DSP FPGA 感應(yīng)發(fā)電機(jī) 勵(lì)磁控制系統(tǒng)

利用FPGA的DSP功能提高圖像處理的實(shí)例

intevac是商用和軍用市場(chǎng)光學(xué)產(chǎn)品的前沿開發(fā)商。本文介紹該公司nightvista嵌入式電子系統(tǒng)的開發(fā)，該產(chǎn)品是高...
關(guān)鍵字：可配置軟核處理器 FPGA DSP

AMD延攬Paul Struhsaker掌商用企業(yè)部門兵符

　　AMD(AMD-US)日前宣布，原任產(chǎn)品事業(yè)群總經(jīng)理Rick Bergman已離開AMD，其職缺將由AMD總裁暨執(zhí)行長(zhǎng)Rory Read暫代其職位，同時(shí)AMD也宣布延攬前Comcast資深副總裁Paul Struhsaker，擔(dān)任AMD全球副總裁暨商用企業(yè)部門總經(jīng)理，帶領(lǐng)新成立的商用企業(yè)部門(Commercial Business Division)。　
關(guān)鍵字： AMD FPGA

基于FPGA的視頻應(yīng)用OSD設(shè)計(jì)

基于FPGA的視頻應(yīng)用OSD設(shè)計(jì),近年來，數(shù)字視頻監(jiān)控系統(tǒng)在銀行、高速公路、樓宇等各個(gè)領(lǐng)域取得了廣泛的應(yīng)用。在數(shù)字視頻監(jiān)控系統(tǒng)中，OSD(On Screen Display)技術(shù)是不可或缺的部分。OSD為用戶提供友好的人機(jī)界面，能夠使用戶獲得更多的附加信息。系
關(guān)鍵字： OSD 設(shè)計(jì) 應(yīng)用視頻 FPGA 基于

基于FPGA的時(shí)鐘設(shè)計(jì)

基于FPGA的時(shí)鐘設(shè)計(jì),對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來說，全局時(shí)鐘是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。在PLD／FPGA設(shè)計(jì)中最好的時(shí)鐘方案是由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘
關(guān)鍵字：設(shè)計(jì) 時(shí)鐘 FPGA 基于

FPGA 設(shè)計(jì)當(dāng)中的功耗問題

隨著FPGA的密度越來越高，設(shè)計(jì)者們正在節(jié)能降耗方面取得越來越多的進(jìn)展。出現(xiàn)降低功耗這一趨勢(shì)的另一個(gè)原因是...
關(guān)鍵字： FPGA

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計(jì)的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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