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vhdl-ams 文章進入vhdl-ams技術社區(qū)

什么是VHDL?

VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設計語言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。
關鍵字： VHDL

VHDL設計的串口通信程序

本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在PC機上安裝一個串口調試工具來驗證程序的功能。程序實現(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控制器，10個bit是1位起始位，8個數(shù)據位，1個結束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實現(xiàn)相應的波特率。程序當前設定的div_par 的值是0x104，對應的波特率是9600。用一個8倍波特率的時鐘將發(fā)送或接受每一位bit的周期時間劃分為8個時隙以使通信同步。
關鍵字： VHDL 串口通信 PC機

基于CPLD的字符疊加器的設計

本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點，適用于視頻監(jiān)控。由于采用了CPLD器件，增強了系統(tǒng)集成度和設計靈活性。
關鍵字：字符疊加器 RAM CPLD VHDL

VHDL編碼中面積優(yōu)化探討

功能強大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展，使應用VHDL進行PLD設計變得更簡單、更快捷。但決不能忽視VHDL語言的使用。隨著所設計電路規(guī)模的增大，對有限的芯片資源的利用率問題就顯得尤其重要。在不影響速度要求前提下，應盡可能地進行面積優(yōu)化。適當?shù)剡M行編碼是優(yōu)化設計的重要保障，對高質量、高效率地完成VHDL是十分有意的。
關鍵字： VHDL 編碼面積優(yōu)化

IC設計工程師需要這樣牛X的知識架構

　　剛畢業(yè)的時候，我年少輕狂，以為自己已經可以獨當一面，廟堂之上所學已經足以應付業(yè)界需要。然而在后來的工作過程中，我認識了很多牛人，也從他們身上學到了很多，從中總結了一個IC設計工程師需要具備的知識架構，想跟大家分享一下?！　〖寄芮鍐巍　∽鳛橐粋€真正合格的數(shù)字IC設計工程師，你永遠都需要去不斷學習更加先進的知識和技術。因此，這里列出來的技能永遠都不會是完整的。我盡量每年都對這個列表進行一次更新。如果你覺得這個清單不全面，可以在本文下留言，我會盡可能把它補充完整?！　≌Z言類：Verilog-2001/&nb
關鍵字： IC設計 VHDL

基于FPGA的串行通信控制系統(tǒng)的設計

在Altera Cyclone II平臺上采用“自頂向下”的模塊化設計思想及VHDL硬件描述語言，設計了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進行在線編程調試，實現(xiàn)了串行通信控制功能?；贔PGA的系統(tǒng)設計調試維護方便、可靠性高，而且設計具有靈活性，可以方便地進行擴展和移植。
關鍵字：模塊化設計串行通信控制系統(tǒng) VHDL

TPC碼譯碼器硬件仿真的優(yōu)化設計

介紹一種TPC碼迭代譯碼器的硬件設計方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結構，使用VHDL硬件描述語言，實現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實時測量所設計迭代譯碼器的誤碼率情況，提出了優(yōu)化設計方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結果證明該譯碼器有很大的實用性和靈活性。
關鍵字： TPC碼迭代譯碼器 VHDL 軟判決譯碼規(guī)則

VHDL設計中電路優(yōu)化問題

VHDL設計是行為級設計，所帶來的問題是設計者的設計思考與電路結構相脫節(jié)。實際設計過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結構更是大相徑庭。即使最終綜合出的電路都能實現(xiàn)相同的邏輯功能，但其電路的復雜程度和時延特性差別很大，甚至某些臃腫的電路還會產生難以預料的問題。因此，對VHDL設計中簡化電路結構，優(yōu)化電路設計的問題進行深入探討，很有必要。
關鍵字：行為級設計 VHDL 邏輯資源

基于VHDL的旋轉編碼器接口電路的實現(xiàn)

用VHDL語言設計的增量式旋轉編碼器接口電路，實現(xiàn)了四倍頻、雙向計數(shù)的功能以及與單片機的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結果。本設計在角度測量、位移測量和高度測量等方面有廣泛的應用價值。
關鍵字：旋轉編碼器 VHDL 時序仿真

同步數(shù)字復接的設計及其FPGA技術實現(xiàn)

在簡要介紹同步數(shù)字復接基本原理的基礎上，采用VHDL語言對同步數(shù)字復接各組成模塊進行了設計，并在ISE集成環(huán)境下進行了設計描述、綜合、布局布線及時序仿真，取得了正確的設計結果，同時利用中小容量的FPGA實現(xiàn)了同步數(shù)字復接功能。
關鍵字：同步數(shù)字復接 VHDL FPGA

VHDL語言為核心的EDA技術在醫(yī)學中的應用方案

將VHDL與醫(yī)學相結合，勢必成為電子自動化設計（EDA）一個全新的研究方向，本文主要研究將EDA通過VHDL應用于醫(yī)學，以對脈搏的測量為例，以實現(xiàn)數(shù)字系統(tǒng)對人體多種生理活動及生理反應的直觀精確測量。
關鍵字： EDA技術 VHDL 系統(tǒng)級描述

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

在交流伺服驅動系統(tǒng)概念的基礎上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設計原理，該電路由4倍頻細分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實現(xiàn)。
關鍵字：交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理

基于FPGA的全數(shù)字鎖相環(huán)路的設計

介紹了應用VHDL技術設計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。
關鍵字： VHDL 數(shù)字鎖相環(huán) FPGA

步進電機定位控制系統(tǒng)的VHDL程序設計

本文給出了步進電機定位控制系統(tǒng)的VHDL程序。
關鍵字：步進電機 VHDL 步進角

基于VHDL的HDB3編碼器設計

利用四進程和結構化設計兩種不同的VHDL程序設計方法，對HDB3編碼器進行了設計、實現(xiàn)和功能分析。設計的兩種編碼器在Quartus Ⅱ7．2中進行了功能分析，并且下載到EP2C5T144C6中實現(xiàn)了HDB3編碼轉換功能。分析與實驗結果表明，所設計的兩種HDB3編碼器，具有好的編碼功能。其中，結構化設計的HDB3編碼器對FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
關鍵字： VHDL HDB3編碼器結構化設計

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vhdl-ams介紹

　　即IEEE 1076.1標準。　　VHDL-AMS是VHDL的一個分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細 ]

vhdl-ams電路

一種多功能電子密碼鎖的VHDL設計
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