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用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
- 引言 隨著EDA技術(shù)得發(fā)展，CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用，而串行通信是實(shí)現(xiàn)遠(yuǎn)程測控的重要手段。本文利用VHDL語言在CPLD上實(shí)現(xiàn)了串行通信，完全可以脫離單片機(jī)使用，克服了單片機(jī)的許多缺點(diǎn)。 串口結(jié)構(gòu)及內(nèi)容 本設(shè)計(jì)所采用的是異步通信方式，可以規(guī)定傳輸?shù)囊粋€(gè)數(shù)據(jù)是10位，其中最低位為啟動(dòng)位(邏輯0低電平)，最高位為停止位(邏輯1高電平)，中間8位是數(shù)據(jù)位。為了方便對數(shù)據(jù)進(jìn)行正確控制，選取發(fā)送(接受)每位數(shù)據(jù)用4個(gè)時(shí)鐘周期。為了能夠達(dá)到串行通信的波特率，例如4800B/s，則需把時(shí)鐘頻率設(shè)
- 關(guān)鍵字： CPLD VHDL 串行通信 單片機(jī) 嵌入式系統(tǒng)
I2C總線控制器的VHDL設(shè)計(jì)及實(shí)現(xiàn)
- 摘 要：本文用VHDL設(shè)計(jì)了一個(gè)簡潔而實(shí)用的I2C總線控制器，介紹了詳細(xì)的設(shè)計(jì)思路和在FPGA中的實(shí)現(xiàn)，并給出了在嵌入式系統(tǒng)設(shè)計(jì)中的使用方法。關(guān)鍵詞：I2C總線；VHDL；FPGA 引言I2C總線以其接口簡單、使用靈活等突出優(yōu)點(diǎn)在數(shù)字系統(tǒng)中獲得了廣泛的應(yīng)用。尤其在嵌入式系統(tǒng)中，I2C總線被普遍用來連接CPU/MCU和外圍器件。I2C總線規(guī)范經(jīng)過十幾年的實(shí)踐，發(fā)展了多層標(biāo)準(zhǔn)。從傳輸速率上劃分，有標(biāo)準(zhǔn)模式(100Kbit/s)，快速模式(400Kbit/s)，高速模式(3
- 關(guān)鍵字： FPGA I2C總線 VHDL
基于FPGA的可編程定時(shí)器/計(jì)數(shù)器8253的設(shè)計(jì)與實(shí)現(xiàn)
- 摘 要：本文介紹了可編程定時(shí)器/計(jì)數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計(jì)可編程定時(shí)器/計(jì)數(shù)器8253的方法，詳述了其原理和設(shè)計(jì)思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實(shí)時(shí)時(shí)鐘，以實(shí)現(xiàn)定時(shí)或延時(shí)控制，如定時(shí)中斷，定時(shí)檢測，定時(shí)掃描等，還要求有計(jì)數(shù)器能對外部事件計(jì)數(shù)。要實(shí)現(xiàn)定時(shí)或延時(shí)控制，有三種主要方法：軟件定時(shí)、不可編程的硬件定時(shí)、可編程的硬件定時(shí)器。其中可編
- 關(guān)鍵字： FPGA IP VHDL
基于FPGA的非對稱同步FIFO設(shè)計(jì)
- 摘 要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計(jì)難點(diǎn)的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對稱同步FIFO的設(shè)計(jì)。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
- 關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲(chǔ)器
基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時(shí)間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘?hào)相位快速捕獲。因此
- 關(guān)鍵字： FPGA VHDL 捕獲時(shí)間 數(shù)字鎖相環(huán)(DPLL)
用CPLD實(shí)現(xiàn)Gollmann密鑰流發(fā)生器
- 摘 要：本文根據(jù)Gollmann密鑰流發(fā)生器的原理和偽隨機(jī)序列產(chǎn)生的程序，利用VHDL語言和CPLD，設(shè)計(jì)出Gollmann密鑰流發(fā)生器。該發(fā)生器滿足一般的加密要求，可以保護(hù)信息傳輸?shù)陌踩?。關(guān)鍵詞：Gollmann ；VHDL ；CPLD；偽隨機(jī)序列引言對通信數(shù)據(jù)進(jìn)行加密的方法可分為兩大類：軟加密和硬加密。其中硬加密具有加密強(qiáng)度大、可靠性高等特點(diǎn)。本文根據(jù)流密碼發(fā)生器原理，用CPLD設(shè)計(jì)出了Gollmann流密碼發(fā)生器。原理密碼安全的偽隨機(jī)序列發(fā)生器用于流密碼時(shí)十分理想
- 關(guān)鍵字： CPLD Gollmann VHDL 偽隨機(jī)序列
基于FPGA的同步測周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)
- 摘 要：本文介紹了一種同步測周期計(jì)數(shù)器的設(shè)計(jì)，并基于該計(jì)數(shù)器設(shè)計(jì)了一個(gè)高精度的數(shù)字頻率計(jì)。文中給出了計(jì)數(shù)器的VHDL編碼，并對頻率計(jì)的FPGA實(shí)現(xiàn)進(jìn)行了仿真驗(yàn)證，給出了測試結(jié)果。關(guān)鍵詞：頻率計(jì)；VHDL；FPGA；周期測量 在現(xiàn)代數(shù)字電路設(shè)計(jì)中，采用FPGA結(jié)合硬件描述語言VHDL可以設(shè)計(jì)出各種復(fù)雜的時(shí)序和邏輯電路，具有設(shè)計(jì)靈活、可編程、高性能等優(yōu)點(diǎn)。本文將介紹一種基于FPGA，采用同步測周期的方法來實(shí)現(xiàn)寬頻段高精度數(shù)字頻率計(jì)的設(shè)計(jì)。 圖1 同步測周期計(jì)數(shù)器
- 關(guān)鍵字： FPGA VHDL 頻率計(jì) 周期測量
VHDL中Loop動(dòng)態(tài)條件的可綜合轉(zhuǎn)化
- 論述VHDL中Loop語句動(dòng)態(tài)表達(dá)式的可綜合性問題，提出三種解決方法：直接代入法、邊界擴(kuò)充法和計(jì)數(shù)器法，并對比這三類方法的適用性。
- 關(guān)鍵字： VHDL Loop 動(dòng)態(tài) 轉(zhuǎn)化
使用LeonardoSpectrum綜合Xilinx FPGA的VHDL程序
- 摘 要： 本文總結(jié)了使用LeonardoSpectrum綜合Xilinx FPGA的VHDL程序應(yīng)用，以及在VHDL中使用不同類型RAM的方法。關(guān)鍵詞： LeonardoSpectrum；FPGA；VHDLLeonardoSpectrum 是Mentor Graphics公司設(shè)計(jì)的功能強(qiáng)大的EPLD/FPGA/ASIC綜合工具，支持大部分EPLD/FPGA廠商的產(chǎn)品。LeonardoSpectrum支持VHDL、Verilog、EDIF的綜合、優(yōu)化和定時(shí)分析，可
- 關(guān)鍵字： FPGA LeonardoSpectrum VHDL
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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