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基于FPGA的QPSK調(diào)制解調(diào)的系統(tǒng)仿真
- 本文針對傳統(tǒng)的四相移鍵控(QPSK)的調(diào)制解調(diào)方式提出一種基于高速硬件描述語言(VHDL)的數(shù)字式QPSK調(diào)制解調(diào)模型。這種新模型便于在目標(biāo)芯片F(xiàn)PGA/CPLD上實現(xiàn)QPSK調(diào)制解調(diào)功能。文中介紹了QPSK調(diào)制解調(diào)的原理,并基于FPGA實現(xiàn)了QPSK調(diào)制解調(diào)電路。并給出了可編程邏輯器件FPGA的最新一代集成設(shè)計環(huán)境QuartusⅡ進行系統(tǒng)仿真的仿真結(jié)果。
- 關(guān)鍵字： 四相移鍵控 VHDL 調(diào)制解調(diào)模型
基于FPGA的VHDL語言電路優(yōu)化設(shè)計
- 在VHDL語言電路優(yōu)化設(shè)計當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計系統(tǒng)滿足一定的速度要求。
- 關(guān)鍵字： 電路優(yōu)化設(shè)計 VHDL FPGA
基于FPGA的串行通信控制系統(tǒng)的設(shè)計
- 在Altera Cyclone II平臺上采用“自頂向下”的模塊化設(shè)計思想及VHDL硬件描述語言，設(shè)計了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進行在線編程調(diào)試，實現(xiàn)了串行通信控制功能。基于FPGA的系統(tǒng)設(shè)計調(diào)試維護方便、可靠性高，而且設(shè)計具有靈活性，可以方便地進行擴展和移植。
- 關(guān)鍵字： 模塊化設(shè)計 串行通信控制系統(tǒng) VHDL
TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計
- 介紹一種TPC碼迭代譯碼器的硬件設(shè)計方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實時測量所設(shè)計迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實用性和靈活性。
- 關(guān)鍵字： TPC碼迭代譯碼器 VHDL 軟判決譯碼規(guī)則
VHDL設(shè)計中電路優(yōu)化問題
- VHDL設(shè)計是行為級設(shè)計，所帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。實際設(shè)計過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。因此，對VHDL設(shè)計中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題進行深入探討，很有必要。
- 關(guān)鍵字： 行為級設(shè)計 VHDL 邏輯資源
基于VHDL的旋轉(zhuǎn)編碼器接口電路的實現(xiàn)
- 用VHDL語言設(shè)計的增量式旋轉(zhuǎn)編碼器接口電路，實現(xiàn)了四倍頻、雙向計數(shù)的功能以及與單片機的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計在角度測量、位移測量和高度測量等方面有廣泛的應(yīng)用價值。
- 關(guān)鍵字： 旋轉(zhuǎn)編碼器 VHDL 時序仿真
同步數(shù)字復(fù)接的設(shè)計及其FPGA技術(shù)實現(xiàn)
- 在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進行了設(shè)計，并在ISE集成環(huán)境下進行了設(shè)計描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計結(jié)果，同時利用中小容量的FPGA實現(xiàn)了同步數(shù)字復(fù)接功能。
- 關(guān)鍵字： 同步數(shù)字復(fù)接 VHDL FPGA
VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案
- 將VHDL與醫(yī)學(xué)相結(jié)合，勢必成為電子自動化設(shè)計（EDA）一個全新的研究方向，本文主要研究將EDA通過VHDL應(yīng)用于醫(yī)學(xué)，以對脈搏的測量為例，以實現(xiàn)數(shù)字系統(tǒng)對人體多種生理活動及生理反應(yīng)的直觀精確測量。
- 關(guān)鍵字： EDA技術(shù) VHDL 系統(tǒng)級描述
基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理
- 在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理，該電路由4倍頻細(xì)分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實現(xiàn)。
- 關(guān)鍵字： 交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理
基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計
- 介紹了應(yīng)用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。
- 關(guān)鍵字： VHDL 數(shù)字鎖相環(huán) FPGA
基于AMS AS7000動態(tài)心率測量智能手環(huán)
- 引言 ? ? ?隨著移動互聯(lián)網(wǎng)的發(fā)展、技術(shù)進步和高性能低功耗處 理芯片的推出等，智能穿戴設(shè)備種類逐漸豐富，穿戴式智能 設(shè)備已經(jīng)從概念走向商用化，谷歌眼鏡、蘋果手表、三星智 能腕表、耐克的燃料腕帶、傳感器智能服、太陽能充電背包 等穿戴式智能設(shè)備大量涌現(xiàn)，智能穿戴技術(shù)已經(jīng)滲透到健 身、醫(yī)療、娛樂、安全、財務(wù)等眾多領(lǐng)域。目前在國內(nèi)手環(huán) 市場上，自帶高精度心率檢測功能的智能手環(huán)也日趨成熟， 前不久小米還推出了了心率手環(huán)，其中心率模塊用的就是 AMS的動態(tài)心率檢測芯片AS7000。1
- 關(guān)鍵字： AMS AS7000 心率測量 手環(huán)
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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