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SDRAM控制器的設(shè)計(jì)與VHDL實(shí)現(xiàn)
- 介紹了SDRAM的存儲體結(jié)構(gòu)、主要控制時序和基本操作命令，并且結(jié)合實(shí)際系統(tǒng)，給出了一種用FPGA實(shí)現(xiàn)的通用SDRAM控制器的方案。
- 關(guān)鍵字： VHDL 狀態(tài)機(jī) SDRAM
基于VHDL的時鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現(xiàn)
- 在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對基準(zhǔn)時鐘信號進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進(jìn)行多路任意時間的延遲輸出，本設(shè)計(jì)中采用VHDL語言進(jìn)行編程，實(shí)現(xiàn)了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設(shè)計(jì)的波形進(jìn)行分析，驗(yàn)證了該設(shè)計(jì)的可行性。
- 關(guān)鍵字： 觸發(fā)延遲 中央定時同步系統(tǒng) VHDL
Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介
- Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見
基于VHDL的AVS環(huán)路濾波器設(shè)計(jì)
- AVS 視頻標(biāo)準(zhǔn)中，自適應(yīng)環(huán)路器在實(shí)現(xiàn)時存在許多條件運(yùn)算（如濾波強(qiáng)度的計(jì)算、邊界閾值和跳轉(zhuǎn)等的計(jì)算）及其對于數(shù)據(jù)的訪問比較繁瑣，使得濾波器的算法復(fù)雜度很高。并且塊效應(yīng)可能會出現(xiàn)在每個8x8 塊的邊界上。而該濾波器以8x8 塊為單位進(jìn)行濾波，減少對存儲器的訪問，加快了處理速度，大大節(jié)省了算法的硬件實(shí)現(xiàn)面積。并且適當(dāng)增加片上存儲空間來緩解外存的壓力來提高濾波模塊的效率，采用VHDL 語言進(jìn)行設(shè)計(jì)、仿真，通過FPGA驗(yàn)證。綜合仿真結(jié)果表明，該設(shè)計(jì)占用資源較少。
- 關(guān)鍵字： AVS 環(huán)路濾波 VHDL
基于VHDL的智能溫室環(huán)境測控系統(tǒng)專用CPU設(shè)計(jì)
- 智能溫室是近年逐步發(fā)展起來的一種資源節(jié)約型高效農(nóng)業(yè)發(fā)展技術(shù),目前國內(nèi)大多以單片機(jī)、通用計(jì)算機(jī)作為溫室系統(tǒng)處理器,由于基于單因子和成本問題,其智能化和效率有待提高。在此通過對目前智能溫室控制器的分析研究,提出并設(shè)計(jì)了一款16位的的單總線專用CPU,且專門針對于智能溫室測控系統(tǒng)設(shè)計(jì)了一個浮點(diǎn)運(yùn)算器和n個Comparray比較器,并使用VHDL
- 關(guān)鍵字： VHDL 溫室控制系統(tǒng) 浮點(diǎn)運(yùn)算器 Comparray比較器
基于FPGA的QPSK調(diào)制解調(diào)的系統(tǒng)仿真
- 本文針對傳統(tǒng)的四相移鍵控(QPSK)的調(diào)制解調(diào)方式提出一種基于高速硬件描述語言(VHDL)的數(shù)字式QPSK調(diào)制解調(diào)模型。這種新模型便于在目標(biāo)芯片F(xiàn)PGA/CPLD上實(shí)現(xiàn)QPSK調(diào)制解調(diào)功能。文中介紹了QPSK調(diào)制解調(diào)的原理,并基于FPGA實(shí)現(xiàn)了QPSK調(diào)制解調(diào)電路。并給出了可編程邏輯器件FPGA的最新一代集成設(shè)計(jì)環(huán)境QuartusⅡ進(jìn)行系統(tǒng)仿真的仿真結(jié)果。
- 關(guān)鍵字： 四相移鍵控 VHDL 調(diào)制解調(diào)模型
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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