vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

基于CPLD的PC104系統(tǒng)與CAN總線(xiàn)網(wǎng)絡(luò)通信設(shè)計(jì)

　　1.引言　　可編程邏輯器件PLD(Programmable logic Device)就是由用戶(hù)進(jìn)行編程實(shí)現(xiàn)所需邏輯功能的數(shù)字專(zhuān)用集成電路ASIC?？删幊踢壿嬈骷诂F(xiàn)代電子工程設(shè)計(jì)中得到了廣泛應(yīng)用。它是在 PAL，GAL等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的，具有高密度，高速度，低功耗體系結(jié)構(gòu)和邏輯單元，靈活以及運(yùn)用范圍寬等特點(diǎn)，同時(shí)還具有設(shè)計(jì)周期短，制造成本低，開(kāi)發(fā)工具先進(jìn)，標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試，質(zhì)量穩(wěn)定及可實(shí)時(shí)布線(xiàn)檢驗(yàn)等優(yōu)點(diǎn)。　　現(xiàn)場(chǎng)總線(xiàn)技術(shù)廣泛應(yīng)用于工業(yè)和軍用測(cè)控局域網(wǎng)中，它可以實(shí)現(xiàn)較遠(yuǎn)距離、較快速度
關(guān)鍵字： CPLD PC104 CAN總線(xiàn)

基于SRAM/DRAM的大容量FIFO的設(shè)計(jì)與實(shí)現(xiàn)

1 引言 FIFO(First In First Out)是一種具有先進(jìn)先出存儲(chǔ)功能的部件。在高速數(shù)字系統(tǒng)當(dāng)中通常用作數(shù)據(jù)緩存。在高速數(shù)據(jù)采集、傳輸和實(shí)時(shí)顯示控制領(lǐng)域中.往往需要對(duì)大量數(shù)據(jù)進(jìn)行快速存儲(chǔ)和讀取，而這種先進(jìn)先出的結(jié)構(gòu)特點(diǎn)很好地適應(yīng)了這些要求，是傳統(tǒng)RAM無(wú)法達(dá)到的。許多系統(tǒng)都需要大容量FIFO作為緩存，但是由于成本和容量限制，常采用多個(gè)FIFO芯片級(jí)聯(lián)擴(kuò)展，這往往導(dǎo)致系統(tǒng)結(jié)構(gòu)復(fù)雜，成本高。本文分別針對(duì)Hynix公司的兩款SRAM和DRAM器件，介紹了使用CPLD進(jìn)行接口連接和編程控制，來(lái)
關(guān)鍵字： FIFO SRAM DRAM CPLD

基于FPGA/CPLD的半整數(shù)分頻器設(shè)計(jì)及仿真

　　1引言　　CPLD(ComplexprogrammableLogicDevice，復(fù)雜可編程邏輯器件)和FPGA(FieldprogrammableGatesArray，現(xiàn)場(chǎng)可編程門(mén)陣列)都是可編程邏輯器件，它們是在PAL、GAL等邏輯器件基礎(chǔ)上發(fā)展起來(lái)的。同以往的PAL、GAL相比，F(xiàn)PGA/CPLD的規(guī)模比較大，適合于時(shí)序、組合等邏輯電路的應(yīng)用。它可以替代幾十甚至上百塊通用IC芯片。這種芯片具有可編程和實(shí)現(xiàn)方案容易改動(dòng)等特點(diǎn)。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在磁盤(pán)、ROM、PROM、或E
關(guān)鍵字： FPGA CPLD 分頻器

一種基于CPLD的電梯運(yùn)行控制器設(shè)計(jì)

　　1引言　　隨著社會(huì)的發(fā)展。使用電梯越來(lái)越普遍，已從原來(lái)只在商業(yè)大廈、賓館過(guò)渡到在辦公室、居民樓等多種建筑中，并且對(duì)電梯功能的要求也不斷提高，其相應(yīng)控制方式也在不斷發(fā)生變化。電梯的微機(jī)化控制主要有：PLC控制、單板機(jī)控制、單片機(jī)控制、單微機(jī)控制、多微機(jī)控制和人工智能控制等。隨著EDA技術(shù)的快速發(fā)展，PLD器件已廣泛應(yīng)用于電子設(shè)計(jì)與控制的各個(gè)方面。這里使用CPLD器件，采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)16樓層單個(gè)載客箱的電梯控制系統(tǒng)，此控制系統(tǒng)具有使用安全可靠，功能全面的特點(diǎn)，方便人們生活。　　2系統(tǒng)總體
關(guān)鍵字： CPLD VHDL 電梯

基于CPLD的LED點(diǎn)陣顯示控制器設(shè)計(jì)

　　場(chǎng)可編程器件(FPGA和CPLD)等ISP器件無(wú)須編程器，利用器件廠(chǎng)商提供的編程套件，采用自頂而下的模塊化設(shè)計(jì)方法，使用原理圖或硬件描述語(yǔ)言(VHDL)等方法來(lái)描述電路邏輯關(guān)系，可直接對(duì)安裝在目標(biāo)板上的器件編程。它易學(xué)、易用、簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，減小了系統(tǒng)規(guī)模，縮短設(shè)計(jì)周期，降低了生產(chǎn)設(shè)計(jì)成本，從而給電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)帶來(lái)了革命性的變化。　　1、系統(tǒng)結(jié)構(gòu)及工作原理　　LED點(diǎn)陣顯示控制的傳統(tǒng)方式是采用單片機(jī)或系統(tǒng)機(jī)作為CPU來(lái)實(shí)現(xiàn)，當(dāng)系統(tǒng)顯示的信息比較多時(shí)，由于單片機(jī)的輸入/輸出端口(I/O)有
關(guān)鍵字： CPLD LED 點(diǎn)陣

基于CPLD的數(shù)據(jù)采集與顯示接口設(shè)計(jì)及實(shí)現(xiàn)

　　0 引言　　CPLD稱(chēng)為復(fù)雜可編程邏輯設(shè)計(jì)芯片，它是大規(guī)?？删幊唐骷?，具有高集成度、高可靠性、高速度的特點(diǎn)。CPLD是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體。硬件描述語(yǔ)言是EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，VHDL語(yǔ)言是常用的硬件描述語(yǔ)言之一;軟件開(kāi)發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，常用開(kāi)發(fā)工具有QuartusII，Ispexpert，F(xiàn)oundation等。CPLD以高速、高可靠性、串并行工作方式等特點(diǎn)在電子設(shè)計(jì)中廣泛應(yīng)用。它打破了軟硬件之間的界限，加速了產(chǎn)
關(guān)鍵字： CPLD MCS-51 數(shù)據(jù)采集

基于ARM+CPLD的實(shí)時(shí)圖像采集模塊設(shè)計(jì)

　　摘要：介紹了32位嵌入式系統(tǒng)及應(yīng)用現(xiàn)狀，指出了在嵌入式實(shí)時(shí)圖像采集的重要性和存在問(wèn)題，提出了一種基于嵌入式系統(tǒng)總線(xiàn)接口的實(shí)時(shí)圖像采集模塊的實(shí)現(xiàn)方法。　　關(guān)鍵詞：32位嵌入式系統(tǒng) CMOS攝像實(shí)時(shí)圖像采集　　1 32位嵌入式系統(tǒng)及其應(yīng)用現(xiàn)狀　　1.1 32位嵌入式系統(tǒng)概述　　嵌入式系統(tǒng)是后PC時(shí)代的主導(dǎo)，當(dāng)?shù)投说那度胧较到y(tǒng)無(wú)法滿(mǎn)足信息化、智能化、網(wǎng)絡(luò)化時(shí)代的更高要求時(shí)，32位嵌入式系統(tǒng)應(yīng)運(yùn)而生。32位嵌入式系統(tǒng)是電腦硬件與軟件的有機(jī)結(jié)合。嵌入式設(shè)計(jì)的目的在于滿(mǎn)足某種特殊的功能。嵌入式系
關(guān)鍵字： ARM CPLD CMOS攝像

基于FPGA/CPLD的VHDL語(yǔ)言電路設(shè)計(jì)優(yōu)化方法

　　VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來(lái)的。它是一種面向設(shè)計(jì)、多層次的硬件描述語(yǔ)言，是集行為描述、RTL描述、門(mén)級(jí)描述功能為一體的語(yǔ)言，并已成為描述、驗(yàn)證和設(shè)計(jì)數(shù)字系統(tǒng)中最重要的標(biāo)準(zhǔn)語(yǔ)言之一。由于VHDL在語(yǔ)法和風(fēng)格上類(lèi)似于高級(jí)編程語(yǔ)言，可讀性好，描述能力強(qiáng)，設(shè)計(jì)方法靈活，可移植性強(qiáng)，因此它已成為廣大EDA工程師的首選。目前，
關(guān)鍵字： FPGA CPLD VHDL

基于CPLD的LED顯示屏控制電路設(shè)計(jì)

　　引言　　近年來(lái)，隨著計(jì)算機(jī)技術(shù)和集成電路技術(shù)的飛速發(fā)展，得到廣泛應(yīng)用的大屏幕顯示系統(tǒng)當(dāng)屬視頻LED顯示系統(tǒng)。在LED顯示技術(shù)中，由于紅色、綠色發(fā)光二極管的亮度、光效色差等性能也得到了很大的提高，加之計(jì)算機(jī)多媒體制作軟件的發(fā)展，現(xiàn)在偽彩視頻LED顯示系統(tǒng)的制造成本大大降低，應(yīng)用領(lǐng)域不斷增加。這種偽彩色視頻LED顯示系統(tǒng)采用了計(jì)算機(jī)多媒體技術(shù)，全同步動(dòng)態(tài)顯示視頻圖像，圖像清晰，亮度高，無(wú)拼縫，每種顏色的視頻灰度等級(jí)已經(jīng)由早期的16級(jí)灰度上升現(xiàn)在的256灰度，隨著大規(guī)模集成電路和專(zhuān)用元器件的發(fā)展，256
關(guān)鍵字： CPLD LED 顯示屏

基于CPLD的DRAM控制器設(shè)計(jì)方法

　　80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場(chǎng)的上導(dǎo)產(chǎn)品之一，已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi)，集成有DRAM RCU單元，即DRAM刷新控制單元。RCU單元可以自動(dòng)產(chǎn)生DRAM刷新總線(xiàn)周期，它工作于微處理器的增益模式下。經(jīng)適當(dāng)編程后，RCU將向?qū)⑻幚砥鞯?BIU(總線(xiàn)接口)單元產(chǎn)生存儲(chǔ)器讀請(qǐng)求。對(duì)微處理器的存儲(chǔ)器范圍編程后，BIU單元執(zhí)行刷新周期時(shí)，被編程的存儲(chǔ)器范圍片選有效。　　存儲(chǔ)器是嵌入式計(jì)算機(jī)系統(tǒng)的重要組成部分之一。通常采用靜態(tài)
關(guān)鍵字： CPLD DRAM VHDL

基于CPLD的LED顯示屏控制電路設(shè)計(jì)

　　引言　　近年來(lái)，隨著計(jì)算機(jī)技術(shù)和集成電路技術(shù)的飛速發(fā)展，得到廣泛應(yīng)用的大屏幕顯示系統(tǒng)當(dāng)屬視頻LED顯示系統(tǒng)。在LED顯示技術(shù)中，由于紅色、綠色發(fā)光二極管的亮度、光效色差等性能也得到了很大的提高，加之計(jì)算機(jī)多媒體制作軟件的發(fā)展，現(xiàn)在偽彩視頻LED顯示系統(tǒng)的制造成本大大降低，應(yīng)用領(lǐng)域不斷增加。這種偽彩色視頻LED顯示系統(tǒng)采用了計(jì)算機(jī)多媒體技術(shù)，全同步動(dòng)態(tài)顯示視頻圖像，圖像清晰，亮度高，無(wú)拼縫，每種顏色的視頻灰度等級(jí)已經(jīng)由早期的16級(jí)灰度上升現(xiàn)在的256灰度，隨著大規(guī)模集成電路和專(zhuān)用元器件的發(fā)展，256
關(guān)鍵字： CPLD LED 顯示屏

一種基于CPLD的單片機(jī)脈沖信號(hào)源設(shè)計(jì)

　　單片機(jī)產(chǎn)生的脈沖信號(hào)源由于是靠軟件實(shí)現(xiàn)的，所以輸出頻率及步進(jìn)受單片機(jī)時(shí)鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號(hào)源，脈沖信號(hào)源的參數(shù)(頻率、占空比)由工控機(jī)通過(guò)I/O板卡設(shè)置，設(shè)定的參數(shù)由數(shù)碼管顯示，這種脈沖信號(hào)源與其它脈沖信號(hào)發(fā)生電路相比具有輸出頻率高、步進(jìn)小(通過(guò)選用高速CPLD可提高頻率及縮小步進(jìn))、精度高、參數(shù)調(diào)節(jié)方便、易于修改等優(yōu)點(diǎn)。　　1系統(tǒng)組成及工作原理　　脈沖信號(hào)源電路核心采用一片可編程邏輯器件EPM7128SLC84—10，它屬于
關(guān)鍵字： CPLD Altera MAX7000

基于CPLD的單片機(jī)與ISA總線(xiàn)接口的并行通信設(shè)計(jì)

　　摘要：介紹了用ALTERA公司MAX7000系列CPLD芯片實(shí)現(xiàn)單片機(jī)與PC104ISA總線(xiàn)接口之間的關(guān)行通信。給出了系統(tǒng)設(shè)計(jì)方法及程序源代碼。　　關(guān)鍵詞：CPLD ISA總線(xiàn) 并行通信　　CPLD(Complex Programmable Logic Device)是一種復(fù)雜的用戶(hù)可編程邏輯器件，由于采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確。CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。近年來(lái)，由于采用先進(jìn)的集成工藝和大指量生產(chǎn)，CPLD器件成本不斷下降，集
關(guān)鍵字： CPLD ISA總線(xiàn) 并行通信

一種基于ARM和CPLD的嵌入式視覺(jué)系統(tǒng)設(shè)計(jì)

目前，關(guān)于視覺(jué)系統(tǒng)的研究已經(jīng)成為熱點(diǎn)，也有開(kāi)發(fā)出的系統(tǒng)可供參考。但這些系統(tǒng)大多是基于PC機(jī)的，由于算法和硬件結(jié)構(gòu)的復(fù)雜性而使其在小型嵌入式系統(tǒng)中的應(yīng)用受到了限制。上述系統(tǒng)將圖像數(shù)據(jù)采集后，視覺(jué)處理算法是在PC機(jī)上實(shí)現(xiàn)的。隨著嵌入式微處理器技術(shù)的進(jìn)步，32位 ARM處理器系統(tǒng)擁有很高的運(yùn)算速度和很強(qiáng)的信號(hào)處理能力，可以作為視覺(jué)系統(tǒng)的處理器，代替PC機(jī)來(lái)實(shí)現(xiàn)簡(jiǎn)單的視覺(jué)處理算法。下面介紹一種基于ARM和 CPLD的嵌入式視覺(jué)系統(tǒng)，希望能分享嵌入式視覺(jué)開(kāi)發(fā)過(guò)程中的一些經(jīng)驗(yàn)。 1 系統(tǒng)方案與原理在嵌入式視覺(jué)的
關(guān)鍵字： ARM CPLD

基于DSP+CPLD的嵌入式高速圖像通信系統(tǒng)設(shè)計(jì)

1 引言隨著現(xiàn)代的圖形采集技術(shù)發(fā)展迅速，各種基于ISA，PCI，USB1.1等總線(xiàn)的圖形采集卡速度已經(jīng)不能滿(mǎn)足用戶(hù)的需求，而采用 USB2.0以后就可以解決這個(gè)傳輸速度上的瓶頸，USB2.0的速度是480Mbits/s，完全可以滿(mǎn)足圖像采集、傳輸以及后續(xù)處理的要求。系統(tǒng)中采用 DSP+CPLD的硬件設(shè)計(jì)方案，采用現(xiàn)場(chǎng)可編程芯片 CPLD及兩片 SRAM構(gòu)成的圖像采集和存儲(chǔ)系統(tǒng)，可以根據(jù)不同的需要進(jìn)行現(xiàn)場(chǎng)編程，具有通用性好、價(jià)格相對(duì)便宜，易于系統(tǒng)調(diào)試，升級(jí)等特點(diǎn)。系統(tǒng)中 CPLD選擇的型號(hào)是 ALTER
關(guān)鍵字： DSP CPLD