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基于AT89S52和CPLD的自動(dòng)巡線輪式機(jī)器人控制系統(tǒng)

　　1 引言　　輪式移動(dòng)機(jī)器人是機(jī)器人研究領(lǐng)域的一項(xiàng)重要內(nèi)容.它集機(jī)械、電子、檢測(cè)技術(shù)與智能控制于一體。在各種移動(dòng)機(jī)構(gòu)中，輪式移動(dòng)機(jī)構(gòu)最為常見。輪式移動(dòng)機(jī)構(gòu)之所以得到廣泛的應(yīng)用。主要是因?yàn)槿菀卓刂破湟苿?dòng)速度和移動(dòng)方向。因此.有必要研制一套完整的輪式機(jī)器人系統(tǒng)。并進(jìn)行相應(yīng)的運(yùn)動(dòng)規(guī)劃和控制算法研究。筆者設(shè)計(jì)和開發(fā)了基于5l型單片機(jī)的自動(dòng)巡線輪式機(jī)器人控制系統(tǒng)。　　2 控制系統(tǒng)總體設(shè)計(jì) 　　機(jī)器人控制系統(tǒng)由主控制電路模塊、存儲(chǔ)器模塊、光電檢測(cè)模塊、電機(jī)及舵機(jī)驅(qū)動(dòng)模塊等部分組成，控制系統(tǒng)的框圖如圖1所示
關(guān)鍵字： AT89S52 CPLD

三相SPWM波形發(fā)生器的設(shè)計(jì)與仿真

本文提出了一種采用VHDL硬件描述語言設(shè)計(jì)新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號(hào)。并且利用VHDL設(shè)計(jì)了死區(qū)時(shí)間可調(diào)的死區(qū)時(shí)間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時(shí)間控制的SPWM信號(hào)的問題。該方法在Quartus II 9.1環(huán)境平臺(tái)下進(jìn)行了仿真驗(yàn)證，并將設(shè)計(jì)程序下載到DE2-70實(shí)驗(yàn)板進(jìn)行實(shí)驗(yàn)測(cè)試，用示波器測(cè)試得到了死區(qū)時(shí)間可控制的SPWM波形。
關(guān)鍵字： VHDL SPWM DDS 死區(qū)時(shí)間 FPGA 201505

FPGA是什么？

　　導(dǎo)讀：本文系統(tǒng)講解了FPGA是什么及其結(jié)構(gòu)、原理、生產(chǎn)廠家等內(nèi)容，敬請(qǐng)閱讀～～一、FPGA是什么- -簡(jiǎn)介　　FPGA，是Field Programmable Gate Array的簡(jiǎn)稱，中文名稱為現(xiàn)場(chǎng)可編程門陣列，是一種可編程器件，是在PAL(可編程邏輯陣列)、GAL(通用陣列邏輯)、CPLD(復(fù)雜可編程邏輯器件)等傳統(tǒng)邏輯電路和門陣列的基礎(chǔ)上發(fā)展起來的一種半定制電路，主要應(yīng)用于ASIC(專用集成電路)領(lǐng)域，既解決了半定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。二、FP
關(guān)鍵字： FPGA CPLD FPGA是什么

基于CPLD技術(shù)的看門狗電路設(shè)計(jì)

　　隨著現(xiàn)代電子技術(shù)的發(fā)展，帶有各種微處理的現(xiàn)代電子設(shè)備已廣泛應(yīng)用于國(guó)民生產(chǎn)的各行各業(yè)中。但隨著設(shè)備功能越來越強(qiáng)大，程序結(jié)構(gòu)越來越復(fù)雜，指令代碼越來越長(zhǎng)，加之現(xiàn)場(chǎng)工作環(huán)境的干擾，設(shè)備失控，程序“走飛”，各功能模塊“死機(jī)”的概率也同樣成倍地增加。對(duì)此，常見的解決方法是在電路設(shè)計(jì)時(shí)放置一片硬件看門狗(Watchdog)電路，其目的是在系統(tǒng)“走死”后能強(qiáng)制系統(tǒng)復(fù)位并返回初始化程序。隨著CPLD器件被廣泛應(yīng)用于各種儀器、儀表設(shè)備的設(shè)計(jì)中，而且
關(guān)鍵字： CPLD 看門狗

基于CPLD的系統(tǒng)硬件看門狗設(shè)計(jì)

　　引言　　在以單片機(jī)、DSP等處理器為核心的數(shù)字系統(tǒng)中，看門狗是不可缺少的一部分，特別是在對(duì)可靠性要求極高的系統(tǒng)中，如箭上伺服控制器，由于箭體內(nèi)強(qiáng)弱電交叉使用，或者地面測(cè)試環(huán)境復(fù)雜多變，會(huì)產(chǎn)生諸多干擾和輻射。它們的沖擊會(huì)使CPU在執(zhí)行指令時(shí)的地址碼或操作碼發(fā)生變化，甚至將操作數(shù)作為操作碼執(zhí)行，導(dǎo)致程序跑飛。為使系統(tǒng)在規(guī)定時(shí)間內(nèi)重新正常工作，一種有效的措施是采用硬件看門狗技術(shù)。　　本設(shè)計(jì)的最初思路來源：實(shí)現(xiàn)高可靠性數(shù)字伺服控制器軟、硬件看門狗的雙冗余設(shè)計(jì)要求，目前缺少軍品級(jí)國(guó)產(chǎn)化硬件看門狗器件，在
關(guān)鍵字： CPLD DSP

基于SPCE061A和CPLD的電動(dòng)自行車充電系統(tǒng)研制

　　電動(dòng)車由于具有無廢氣污染、無噪音、輕便美觀等特點(diǎn)，受到眾多使用者的青睞。但使用中也暴露出它的局限性，那就是蓄電池的容量決定了它的使用范圍，而且存在充電時(shí)間長(zhǎng)的缺點(diǎn)。目前隨著電動(dòng)自行車的發(fā)展，急需解決的問題就是如何實(shí)現(xiàn)快速靈活的充電。　　隨著電子技術(shù)、可編程邏輯器件(FPGA,CPLD)、EDA技術(shù)的飛速發(fā)展，基于硬件編程語言的自上而下(TOP-TO-DOWN)設(shè)計(jì)方法給數(shù)字系統(tǒng)的開發(fā)設(shè)計(jì)帶來了革命性變革，僅使用單片機(jī)來實(shí)現(xiàn)系統(tǒng)控制的傳統(tǒng)方法正在被越來越多的以MCU+FPGA/CPLD為核心的最新設(shè)
關(guān)鍵字： SPCE061A CPLD

基于FPGA與VHDL的微型打印機(jī)的驅(qū)動(dòng)設(shè)計(jì)

　　引言　　FPGA 即現(xiàn)場(chǎng)可編程邏輯陣列。是在CPLD 的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件。FPGA的集成度很高，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能,適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。新一代的FPGA 甚至集成了中央處理器( CPU ) 或數(shù)字處理器( DSP) 內(nèi)核，在一片F(xiàn)PGA 上進(jìn)行軟硬件協(xié)同設(shè)計(jì)，為實(shí)現(xiàn)片上可編程系統(tǒng)( SOPC) 提供了強(qiáng)大的硬件支持。對(duì)微型打印機(jī)的驅(qū)動(dòng)，傳統(tǒng)方法是使用單片機(jī)是實(shí)現(xiàn)對(duì)其的時(shí)序控制。隨著FPGA
關(guān)鍵字： FPGA VHDL

數(shù)字電視機(jī)頂盒設(shè)計(jì)方案、技術(shù)文獻(xiàn)集錦

　　“數(shù)字電視機(jī)頂盒”，它是一種將數(shù)字電視信號(hào)轉(zhuǎn)換成模擬信號(hào)的變換設(shè)備，它對(duì)經(jīng)過數(shù)字化壓縮的圖像和聲音信號(hào)進(jìn)行解碼還原，產(chǎn)生模擬的視頻和聲音信號(hào)，通過電視顯示器和音響設(shè)備給觀眾提供高質(zhì)量的電視節(jié)目。它采用了兼容的辦法，在中國(guó)一直延續(xù)到現(xiàn)在。本文介紹了幾種數(shù)字電視機(jī)頂盒的設(shè)計(jì)和使用，供大家參考。　　數(shù)字電視機(jī)頂盒導(dǎo)航式操作系統(tǒng)設(shè)計(jì)方案　　本文對(duì)機(jī)頂盒各項(xiàng)業(yè)務(wù)和操作功能進(jìn)行模塊化細(xì)分歸類，借鑒目前主流消費(fèi)電子產(chǎn)品操作系統(tǒng)的模式，采用導(dǎo)航式操作系統(tǒng)，在主菜單上使用M×
關(guān)鍵字： SDRAM CPLD

一種用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案

　　VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國(guó)國(guó)防部VHSIC(超高速集成電路)計(jì)劃的一部分，并于1986年和1987年分別成為美國(guó)國(guó)防部和IEEE的工業(yè)標(biāo)準(zhǔn)。作為一種硬件設(shè)計(jì)時(shí)采用的標(biāo)準(zhǔn)語言，VHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和門級(jí)三個(gè)不同層次的設(shè)計(jì)，這樣設(shè)計(jì)師將在TOP-DOWN設(shè)計(jì)的全過程中均可方便地使用同一種語言。而且，VHDL設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”的高層設(shè)計(jì)技術(shù)，設(shè)計(jì)人員毋需通過門級(jí)原理圖描述電路
關(guān)鍵字： VHDL

10個(gè)心率監(jiān)控裝置設(shè)計(jì)方案，包括電路圖原理圖等

　　心率監(jiān)控器是一款用于監(jiān)測(cè)人體心跳速率的器件。心率的單位是bpm(每分鐘心跳數(shù))。人體的心跳速率根據(jù)其日常身體活動(dòng)、睡眠和基本健康狀況的不同而有所差別。本文為大家介紹幾種心率計(jì)及心率監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)，供大家使用參考。　　基于EFM32TG840的便攜式心率計(jì)的設(shè)計(jì)方案　　在消費(fèi)電子領(lǐng)域，便攜式電子產(chǎn)品由于體積小、質(zhì)量輕的特點(diǎn)越來越受到消費(fèi)者的喜愛，已成為人們生活中不可缺少的部分?；谶@個(gè)思路，我們?cè)O(shè)計(jì)了一款便攜式心率計(jì)，它可以替代用脈搏聽診器等進(jìn)行測(cè)量的傳統(tǒng)方法，使用非常方便。　　一種便攜式單
關(guān)鍵字： FPGA VHDL

有關(guān)FPGA設(shè)計(jì)開發(fā)軟件ISE的使用技巧、技術(shù)文獻(xiàn)匯總

　　ISE是使用XILINX的FPGA的必備的設(shè)計(jì)工具。它可以完成FPGA開發(fā)的全部流程，包括設(shè)計(jì)輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強(qiáng)大。本文為您提供有關(guān)ISE的相關(guān)技術(shù)文獻(xiàn)，相信讀完之后一定會(huì)使您對(duì)ISE有一個(gè)更深刻的了解。　　FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：ISE軟件簡(jiǎn)介　　ISE是集成綜合環(huán)境的縮寫，它是Xillinx FPGA/CPLD的綜合性集成設(shè)計(jì)平臺(tái)，該平臺(tái)集成了設(shè)計(jì)、輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分板、芯片下載與配置、功率分析
關(guān)鍵字： Xillinx CPLD

CPLD對(duì)FPGA從并快速加載的解決方案

　　現(xiàn)場(chǎng)可編程門陣列(FPGA)作為專用集成電路(ASIC)領(lǐng)域的一種半定制電路，可以根據(jù)設(shè)計(jì)的需要靈活實(shí)現(xiàn)各種接口或者總線的輸出，在設(shè)備端的通信產(chǎn)品中已得到越來越廣泛的使用。FPGA是基于靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)結(jié)構(gòu)的，斷電后程序丟失后的每次上電都需要重新加載程序。且隨著FPGA規(guī)模的升級(jí)，加載程序的容量也越來越大，如Xilinx公司的Spartan - 6系列中的6SLX150T，其加載容量最大可以達(dá)到4.125 MB. 　　1 FPGA常用配置方式　　FPGA的配置數(shù)據(jù)通常存放在系統(tǒng)中的存儲(chǔ)
關(guān)鍵字： CPLD FPGA modelsim

基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計(jì)及技術(shù)文獻(xiàn)匯總

　　圖像傳感器，或稱感光元件，是一種將光學(xué)圖像轉(zhuǎn)換成電子信號(hào)的設(shè)備，它被廣泛地應(yīng)用在數(shù)碼相機(jī)和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號(hào)，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補(bǔ)式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻(xiàn)，供大家參考。　　基于USB傳輸及CMOS圖像傳感器的指紋識(shí)別儀的實(shí)
關(guān)鍵字： Verilog HDL QuartusⅡ VHDL

基于CPLD和接觸式圖像傳感器的圖像采集系統(tǒng)

　　接觸式圖像傳感器CIS( CONTACT Image SENSOR )是繼CCD之后于20世紀(jì)90年代研究和開發(fā)的一種新型光電耦合器件[1]。它將光電傳感陣列、LED光源陣列、柱狀透鏡陣列、移位寄存器和模擬開關(guān)等集成在一個(gè)條狀方形盒內(nèi)，其工作原理與CCD較為相似，但與CCD相比，CIS具有體積小、價(jià)格低、結(jié)構(gòu)簡(jiǎn)單、安裝方便等優(yōu)點(diǎn)，目前在傳真機(jī)、掃描儀及條碼*器等領(lǐng)域可完全取代CCD圖像傳感器。　　本文介紹一種基于復(fù)雜可編程邏輯器件CPLD(Complex Programmable LOGIC DE
關(guān)鍵字： CPLD DSP 圖像傳感器

基于CPLD技術(shù)的CMOS圖像傳感器高速采集系統(tǒng)

　　在當(dāng)前圖像傳感器市場(chǎng)，CMOS傳感器以其低廉的價(jià)格得到越來越多消費(fèi)者的青睞。在目前的應(yīng)用中，多數(shù)采用軟件進(jìn)行數(shù)據(jù)的讀取，但是這樣無疑會(huì)浪費(fèi)指令周期，并且對(duì)于高速器件，采用軟件讀取在程序設(shè)計(jì)上、在時(shí)間配合上有一定的難度。因此，為了采集數(shù)據(jù)量大的圖像信號(hào)，本文設(shè)計(jì)一個(gè)以CPLD為核心的圖像采集系統(tǒng)，實(shí)現(xiàn)了對(duì)OV7110CMOS圖像傳感器的高速讀取，其讀取速率可達(dá)8 Mb/s。　　1、硬件電路方案　　圖1為基于CPLD的OV7110CMOS圖像傳感器的高速數(shù)據(jù)采集系統(tǒng)原理框圖，他主要由2個(gè)部分組成：
關(guān)鍵字： CPLD CMOS OV7110