基于VerilogHDL的小波濾波器的設(shè)計(jì)與實(shí)現(xiàn)

對于雙正交小波濾波器的部件Ge，Go，He，Ho設(shè)計(jì)，采用行為描述方式進(jìn)行設(shè)計(jì)。VerilogHDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計(jì)。在Veril―ogHDL語言中行為描述分為算法和RTL兩種。算法級：用語言提供的高級結(jié)構(gòu)能夠?qū)崿F(xiàn)算法的運(yùn)行模型。RTL級：描述數(shù)據(jù)在寄存器之間的流動和如何處理，控制這些數(shù)據(jù)的流動，采用改進(jìn)的DA算法(如圖3所示)。DA算法完成一次濾波所需要B次的累加(或減)也就是B個時鐘周期完成一次運(yùn)算，B位輸入數(shù)據(jù)的位寬。它的查找表(LUT)的大小是由濾波器的階數(shù)N決定的，共需要2N個查找表單元，如果系數(shù)N過多，用單個LUT不能夠執(zhí)行全字查找則可把系數(shù)分組，利用部分表并將結(jié)果相加，為了簡單的闡述算法，在此系數(shù)只分了2組，每個單元的位寬是由濾波器的系數(shù)的量化決定的。Ge，Go，He，Ho四個濾波器雖然長度不同，但具有相同的電路結(jié)構(gòu)，如圖4所示。

計(jì)算控制器用于控制濾波單元中移位寄存器移位，累加器的循環(huán)周期和計(jì)算輸出，并控制移位寄存器的數(shù)據(jù)輸入。

2 利用VerilogHDL語言實(shí)現(xiàn)以上功能
2．1 用VerilogHDL語言進(jìn)行算法建模
計(jì)算機(jī)控制器(calculate―controller)的veril―ogHDL模型：
寄存器組中每個寄存器的位數(shù)為0，1，…，num一1。

2．2 定制ROM