EUV吞吐量/掩膜/成本/光罩/產(chǎn)能/工藝步驟深度分析，臺積電、格羅方德、英特爾都已準(zhǔn)備好？

　　在每年一度的半導(dǎo)體行業(yè)戰(zhàn)略研討會(ISS)上，半導(dǎo)體行業(yè)的高管們都會討論半導(dǎo)體技術(shù)趨勢和全球市場的發(fā)展。這篇文章介紹了一位行業(yè)觀察家在會議上分享的內(nèi)容和結(jié)論。

　　為什么使用EUV?

　　半導(dǎo)體行業(yè)的公司過去曾經(jīng)討論過，當(dāng)EUV光刻技術(shù)的成本低于光學(xué)光刻時，將在半導(dǎo)體制造中實(shí)施EUV技術(shù)，但是現(xiàn)在，一些其它的因素正在推動EUV技術(shù)的采納。

　　周期時間 - 單次EUV曝光可以取代3次或更多的光學(xué)曝光，每個掩模層可以節(jié)省大約1.5天的時間。

　　邊緣放置誤差(EPE) - 創(chuàng)建圖案時使用多個掩膜會導(dǎo)致EPE的增加，將多個光學(xué)掩模簡化為單個EUV掩模可以將EPE減少高達(dá)90%。

　　圖案保真度 - EUV能夠創(chuàng)建出比多重圖形曝光技術(shù)更一致和更清晰的圖案，從而能夠?qū)崿F(xiàn)更嚴(yán)格的電氣參數(shù)分布。

　　成本 - 在某些情況下EUV也可能節(jié)約成本，但驅(qū)動EUV的主要是以上三點(diǎn)，即便稍微貴一些，EUV也會因為上述三個優(yōu)勢而被使用。

　　哪里需要EUV?

　　NAND

　　不需要-NAND正處于從2D向3D的轉(zhuǎn)換過程中(2017年，3D NAND的產(chǎn)量首次超過了2D NAND)，NAND發(fā)展的主要驅(qū)動來自于層數(shù)的擴(kuò)展，而不是光刻技術(shù)的進(jìn)化。3D NAND相對更適合光學(xué)光刻，主要受到沉積和蝕刻發(fā)展的推動。

　　邏輯器件

　　需要-目前正在爬產(chǎn)的7nm邏輯器件使用光學(xué)光刻，有80多層掩膜，5nm器件的掩膜數(shù)量將增加到100多個，而且整個周期時間長達(dá)6個月。我們預(yù)計，EUV將用于第二代和第三代7nm邏輯工藝。

　　DRAM

　　需要-但是落后于邏輯器件。相較于邏輯器件，DRAM的工藝更簡單，掩模數(shù)量大約有5nm邏輯工藝的一半，多重圖案掩膜數(shù)也更少。三星已經(jīng)推出了18nm的DRAM，而且在沒有采用EUV技術(shù)的情況下推出了更低工藝尺寸的DRAM。我們預(yù)計EUV將被用到DRAM上，但是在時間上會落后于邏輯器件。

　　第一代7nm邏輯工藝(7)

　　臺積電宣布于2017年第三季度投產(chǎn)了其7FF工藝，目前正在爬產(chǎn)階段。格羅方德預(yù)計將在今年晚些時候推出其7LP工藝。這兩種工藝都是基于光學(xué)光刻的，沒有使用EUV光刻層。這兩種工藝的最小金屬間距(MMP)均為40納米，采用SADP生產(chǎn)出1D金屬圖案。

　　第二代7nm邏輯工藝(7c)

　　去年，格羅方德在其技術(shù)研討會上討論了他們在EUV上的第一步動作，即在沒有保護(hù)膜的情況下使用EUV制造觸點(diǎn)和過孔。觸點(diǎn)和通孔的開口面積較小(約百分之幾)，因此落在光罩上的粒子不太可能導(dǎo)致印刷缺陷。在沒有保護(hù)膜的情況下生產(chǎn)觸點(diǎn)和過孔可以最大限度地提高吞吐量，并且開始使用EUV時無需使用保護(hù)膜。雖然目前還沒有足夠的數(shù)據(jù)能夠確定這種生產(chǎn)方式能夠達(dá)到可以接受的良率，但是格羅方德認(rèn)為可以。

　　臺積電已經(jīng)在私下討論將EUV引入第二代7nm工藝的可能性。在日前舉辦的2017年Q4法說會上，臺積電透露，其極紫外光光刻機(jī)(extreme ultraviolet lithography: ，簡稱EUV光刻機(jī))產(chǎn)能已經(jīng)取得了較大的進(jìn)步，目前已經(jīng)將其電源功率提高到160W，助力7nm和5nm制造，而250瓦EUV也已經(jīng)安裝到位。

　　相對來說，7c比較容易實(shí)現(xiàn)，不會造成面積縮小，所以不需要重新設(shè)計，7c中使用5個EUV光刻層替換15個光學(xué)光刻層，從而減少了周期時間，EPE和來改善循環(huán)時間，EPE和電氣分布特性也得到了改善。

　　為了實(shí)施7c工藝，需要以下條件：

　　高吞吐能力的EUV工具-在某種程度上，確定的功耗和吞吐量是不變的。ASML的機(jī)器有多個旋鈕可以調(diào)整吞吐能力，他們現(xiàn)在正在盡最大努力提高吞吐能力和機(jī)器運(yùn)行時間。他們現(xiàn)在出貨的NXE3400b應(yīng)該滿足這個要求。

　　大于90%的正常運(yùn)行時間-在12月份的IEDM會議上，英特爾表示他們的EUV機(jī)器的正常運(yùn)行時間只有75%左右。我采訪光刻技術(shù)專家時著重提出了這個問題。ASML應(yīng)該有計劃改善正常運(yùn)行時間，NXE3400b的正常運(yùn)行時間預(yù)計好不少。

　　保護(hù)膜 - 如果需要使用保護(hù)膜，它必須確保能夠承受所使用光源的功率。這個應(yīng)該沒有問題。

　　光罩檢查-盡管不是最佳方案，但是現(xiàn)在使用eBeam檢查。

　　光刻膠 - 目前的光刻膠對于7nm來說已經(jīng)足夠好了，盡管針對30mJ/cm2的劑量可能比針對20mJ/cm2的要高。

　　據(jù)這位觀察家預(yù)計，2019年早期7c工藝就會投產(chǎn)。

　　第三代7nm邏輯工藝(7+)

　　臺積電和格羅方德都宣布了各自的7nm+計劃，這種工藝下采用EUV光刻技術(shù)，接觸和過孔需要增加1個單獨(dú)的金屬層。這將導(dǎo)致尺寸的縮放，因此需要客戶重新設(shè)計。三星的7LPP工藝也面臨這個情形。為了在金屬層上采用EUV光刻技術(shù)，因為金屬層的開放面積比例較高，因此需要使用保護(hù)膜。

　　據(jù)我預(yù)計，7nm+工藝的MMP為36nm。在使用EUV的情形下，設(shè)計可以是2D模式，而不是7和7C使用的1D。這意味著不僅最小金屬間距會從40nm降低到36nm，設(shè)計還會從1D向2D的方向發(fā)展，從而改善布線效率，并進(jìn)一步降低硅片尺寸。7+工藝將用9個EUV層代替23個光學(xué)層。

　　為了實(shí)現(xiàn)7+工藝，需要以下條件：

　　與上述7c要求相同的條件;

　　臺積電和格羅方德的7和7c產(chǎn)品需要重新設(shè)計。

　　一個保護(hù)膜，理想的傳輸效率> 90%。

　　光化檢查，保護(hù)膜可以不進(jìn)行eBeam檢查。

　　據(jù)預(yù)計，7+工藝將在2019年中到晚些時候開始進(jìn)入爬產(chǎn)階段。