采用高級(jí)節(jié)點(diǎn)ICs實(shí)現(xiàn)從概念到推向消費(fèi)者的最快途徑(08-100)

　　就連光刻與化學(xué)機(jī)械拋光(CMP)導(dǎo)致的常見(jiàn)影響，也會(huì)在高級(jí)節(jié)點(diǎn)技術(shù)下，對(duì)電路的電特征產(chǎn)生更大的影響。對(duì)于過(guò)去的技術(shù)，CMP之后拋光中極細(xì)微的非完美性也是大可忽略的，或者是通過(guò)增加一點(diǎn)差數(shù)得以解決。然而，在現(xiàn)代工藝的超精細(xì)尺度下，CMP的非完美性會(huì)對(duì)各層的真正厚度與等高線(xiàn)造成巨大的差異。譬如，在銅聚集時(shí)，這些差異可能導(dǎo)致時(shí)序的錯(cuò)誤以及災(zāi)難性的良品率損失。

　　同樣，設(shè)計(jì)師對(duì)于GDSII設(shè)計(jì)文件中處理階段分辨力增強(qiáng)技術(shù)(RET)不斷擴(kuò)大的影響越來(lái)越熟悉。RET方法如光學(xué)臨近校正(OPC)和相移掩模(PSM)被用于校正使用192納米波長(zhǎng)的光在光刻過(guò)程中、繪制次波長(zhǎng)功能時(shí)出現(xiàn)的扭曲。隨著半導(dǎo)體生產(chǎn)商進(jìn)入到低于192納米的更高級(jí)的節(jié)點(diǎn)，設(shè)計(jì)師發(fā)現(xiàn)，他們只能被迫預(yù)計(jì)對(duì)于芯片性能的光刻影響。

　　在45納米時(shí)，光刻影響已經(jīng)變得明顯而多變。對(duì)于高級(jí)節(jié)點(diǎn)IC，設(shè)計(jì)師使用過(guò)去那種基于布局中已繪制形狀的臨界寄生參數(shù)提取的機(jī)制，已經(jīng)無(wú)法得出精確度分析結(jié)果。在這些高級(jí)節(jié)點(diǎn)設(shè)計(jì)中，晶體管與互聯(lián)線(xiàn)路的實(shí)際形狀與尺寸之間的系統(tǒng)性差異，會(huì)轉(zhuǎn)化為寄生的巨大差別，這種差別因高性能45納米設(shè)備的電特征而被累積。

　　除了這些更熟悉的影響外，高級(jí)節(jié)點(diǎn)技術(shù)導(dǎo)致了一系列新的影響，讓可靠的芯片性能預(yù)測(cè)更為復(fù)雜。由于次波長(zhǎng)光刻進(jìn)一步縮短門(mén)的線(xiàn)寬，半導(dǎo)體原料專(zhuān)家采用了新的技術(shù)來(lái)恢復(fù)這些小型設(shè)備的性能。在這些技術(shù)中，晶體管門(mén)地區(qū)中出現(xiàn)的壓力與張力，提高了個(gè)別晶體管的性能，但同時(shí)也改變了相鄰設(shè)備的載流子遷移率。結(jié)果，工程師們可能會(huì)看到，在不同的臨近地區(qū)受到不同壓力的設(shè)備，在性能上有著巨大的變化。

　　在45納米尺度，其它的影響也帶來(lái)了一些與放置有關(guān)的差異，例如，光學(xué)系統(tǒng)中心與其邊緣之間的光學(xué)差異導(dǎo)致的形狀差別。這些累積的影響可能導(dǎo)致大約15%的延遲變化，根據(jù)該單元所在的位置，還會(huì)導(dǎo)致大約15～20%的裝備與保持的變化。對(duì)于不管單元位置，只關(guān)注標(biāo)準(zhǔn)性能的標(biāo)準(zhǔn)單元設(shè)計(jì)師，這些效應(yīng)的累積會(huì)深遠(yuǎn)地影響到采用傳統(tǒng)方法確保快速量產(chǎn)的能力。

　　這些效應(yīng)說(shuō)明，“DRC clean”的庫(kù)與IP的發(fā)展趨勢(shì)在生產(chǎn)中是沒(méi)有競(jìng)爭(zhēng)力、良品率低并且失敗的。在生產(chǎn)之后的分析結(jié)果出來(lái)之前，設(shè)計(jì)團(tuán)隊(duì)幾乎沒(méi)有辦法看到問(wèn)題的根源，這增加了數(shù)百萬(wàn)美元的診斷、維修與芯片重新投片的成本。對(duì)于45納米設(shè)計(jì)，半導(dǎo)體設(shè)計(jì)師需要制定一些方法，讓他們?yōu)樘囟ǖ闹圃煊绊懸约安季趾筒季€(xiàn)而將庫(kù)優(yōu)化。他們特別需要制定一些方法，在設(shè)計(jì)流程的盡可能早的時(shí)候，識(shí)別與預(yù)防物理和電學(xué)熱點(diǎn)。

　　半導(dǎo)體制造商已經(jīng)在采用Cadence高級(jí)節(jié)點(diǎn)方法學(xué)，用于這類(lèi)單元優(yōu)化。領(lǐng)先的電子與晶圓廠(chǎng)公司的設(shè)計(jì)師們，已經(jīng)使用Cadence的電子DFM解決方案對(duì)其單元庫(kù)進(jìn)行分析與優(yōu)化。在圖3所示的方法中，他們已經(jīng)從繪制好的設(shè)計(jì)中模擬了芯片形狀(等高線(xiàn))，從這些芯片形狀中預(yù)測(cè)了晶體管的電流和三角電阻/電容，提取的晶體管參數(shù)對(duì)應(yīng)于該繪定電流，并執(zhí)行時(shí)序分析。在此流程中，Cadence Litho 物理分析器(Cadence Litho Physical Analyzer)使用一種快速、精確、由晶圓廠(chǎng)認(rèn)可的模型來(lái)預(yù)測(cè)芯片等高線(xiàn)。該模型抓住了整個(gè)RET/OPC制造流程，包括重新定位、輔助功能插入、PSM和設(shè)計(jì)師指定工廠(chǎng)對(duì)象發(fā)布的OPC信息。另外一個(gè)Cadence產(chǎn)品，Cadence Litho 電氣分析器(Cadence Litho Electrical Analyzer)，使用設(shè)計(jì)布局芯片等高線(xiàn)以及一個(gè)現(xiàn)有的電路網(wǎng)表，對(duì)電路網(wǎng)表的晶體管參數(shù)進(jìn)行更新。

　　有一個(gè)例子，一家半導(dǎo)體制造商，使用其獨(dú)家工藝的安全模型，在100平方毫米的全芯片CPU內(nèi)核型設(shè)計(jì)上運(yùn)行Litho物理分析器(Litho Physical Analyzer)，只用了一個(gè)晚上的時(shí)間，就在9種不同的工藝條件下模擬了硅、注入?yún)^(qū)與金屬層的等高線(xiàn)。使用Litho電器分析器生成的SDF文件重新進(jìn)行統(tǒng)計(jì)時(shí)序分析之后，生產(chǎn)商的工程團(tuán)隊(duì)發(fā)現(xiàn)了在芯片時(shí)序中形成邊緣的其他關(guān)鍵路徑，以及避免災(zāi)難性故障所需的校正。

　　圖3 通過(guò)使用基于等高線(xiàn)的設(shè)計(jì)分析，以及提取精確值用于靜態(tài)時(shí)序分析，工程師能夠說(shuō)明光刻帶來(lái)的時(shí)序變化。