采用高級節(jié)點ICs實現(xiàn)從概念到推向消費者的最快途徑(08-100)

　　關于定制設計

　　對于定制設計(尤其是模擬)，高級節(jié)點的工藝變化與有害寄生效應日益擴大的影響，迫使人們從新的角度看待模擬設計方法。模擬設計工程師通常依靠確保極限狀況下的設計性能為標準，來進行設計簽收。然而，這種方法無法指明良品率或良品率余量, 比較新的模擬工具，例如Cadence Virtuoso Analog Design Environment GXL可以直接解決這些問題。Virtuoso Analog Design Environment GXL可以自動調整所有極限情況下的設計大小，同時還可以自動調整設計，使其在所有工藝變化的情況下，都可以實現(xiàn)良品率的最大化。

　　雖然寄生并不是定制設計師的一個新的考慮因素，但高級節(jié)點技術會大大提高寄生效應的總數(shù)，這是當今工程師需要防備的。在低于90納米的設計工藝中，并不是總能夠簡單地添加許多保護環(huán), 因為它們會占用太多空間。因此，就要留待設計師去搞清楚如何在布局之前將設計建好，讓后布局設計和提取的等待時間最小化。通過利用Virtuoso Analog Design Environment GXL內的寄生重新模擬流程，設計師能夠在布局之前偵測并預防寄生。從這項工作中獲得的數(shù)據(jù)可以被保存，作為設計IP的一部分，這樣當模塊被重新使用時，就同時知道了寄生知識。這種方法剛開始時是設計師將重要網(wǎng)絡隔離，并確認這些網(wǎng)絡上的最大寄生公差。通過一系列的簡單步驟，這些值可以被確認，并作為這些網(wǎng)絡的“約束”被保存起來。現(xiàn)在，當布局工程師通過手動布線，或者使用Cadence Space-Based Router

　　[CDSI1]時，這些約束會幫助防止可能造成信號完整性問題的布線設計。在提取之后，設計師可以使用同樣的流程分析二級網(wǎng)絡，或者將寄生數(shù)據(jù)保存在庫中，這樣，在下一次該IP被使用時，就已經(jīng)被很好地定性。

　　實現(xiàn)問題會因為將設計投產(chǎn)所需遵照的規(guī)則集而呈指數(shù)型增長。實現(xiàn)的一個關鍵部分就是布線。更多高級布線法，如Cadence Space-Based Router，能夠自動或者互動的完成基于約束的布局。這種約束導向型設計方法學，讓設計師可以根據(jù)性能或專門的結構，對物理設計進行調整。這種能力在高級工藝中的設計優(yōu)化時是非常關鍵的，多個金屬層被用于高速互聯(lián)。邏輯設計師可以對關鍵網(wǎng)絡進行標注，讓專用于高性能互聯(lián)的層實現(xiàn)自動布線。這使得手動預布線任務不再必要，這在過去的復雜微處理器設計中，通常需要好幾個月的時間才能完成。

　　通過這種方法，物理設計解決方案可以實現(xiàn)“構造正確性”，因為與設計規(guī)則和約束有關的各種物理設計決定都與各種結構掛鉤。不過，如果經(jīng)驗告訴他們需要有那么一點違例才能滿足設計或制造目標，設計師也可以不考慮這些指導方針。通過將基于空間的布線技術應用到Virtuoso平臺中，用戶可以互動式的完成他們最復雜的布線任務，或者通過使用布線器中包含的自動化功能來完成。

　　對更復雜設計更快的驗證

　　對于新興的混合信號設計，傳統(tǒng)的黑盒子方法不再有效。這些設計需要更長的模擬運行時間，而且其中大多數(shù)需要得出必要的結果，以便預測在高級制造工藝環(huán)境中的芯片性能。此外，種類越來越多的復合信號實現(xiàn)媒介的出現(xiàn)，讓高效電路模擬的壓力加大。現(xiàn)在，工程師必須要能夠有效應對單芯片模擬IC、復合單SoC或者硅封裝(SIP)設備等的設計實現(xiàn)。為了實現(xiàn)最高生產(chǎn)效率，電路設計師應該能夠應用相同的工具、方法學和模型，避免應對不同工具環(huán)境可能造成的任何延遲。

　　Cadence Virtuoso Spectre 電路模擬器(Cadence Virtuoso Spectre Circuit Simulator)搭配turbo技術，讓設計師可以在他們探索IC架構的過程中，加快數(shù)字、模擬和復合信號電路的詳細驗證，使用業(yè)界標準的Spectre電路模擬器，在方法學和模型上沒有任何變化。這種方法可以縮短模擬設計驗證時間，在精確性上沒有損失，從而提高設計周期的吞吐量，并降低成本。Virtuoso Spectre 電路模擬器搭配turbo技術，可以將預布局作用電路的模擬運行速度提高2到10倍，將后布局、寄生主導的作用電路提高5到10倍。同樣重要的是，這些速度優(yōu)勢對工程師來說，不需要漫長的掌握時間。

　　設計感知型制造

　　即便高級節(jié)點設計必須在設計初期及早解決制造影響，制造時必須通過掩模準備和硅分析確保設計目標保持不變。由于高級節(jié)點制造對芯片性能有巨大影響，在制造時要想改變物理設計的形狀，必須要考慮到這些特定形狀對設計性能的巨大影響。在Cadence高級節(jié)點設計(Cadence Advanced Node Design)解決方案等精密的環(huán)境中，制造工具依靠插入到開發(fā)過程中的約束數(shù)據(jù)來保持設計意圖。

　　更新的工具通過更多的自動化機制來校正物理設計中的熱點，將這些功能發(fā)展到新階段。例如，Cadence優(yōu)化工具可以讀取光刻和CMP分析工具制造的數(shù)據(jù)，并自動修正布局中的熱點。同時Cadence芯片優(yōu)化器(Cadence Chip Optimizer)應用這種技術和金屬層到SoC設計中，Virtuoso平臺中的良品率優(yōu)化應用這些技術到定制模塊中。