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基于Verilog狀態(tài)機的PLC背板總線協(xié)議接口芯片設(shè)計
- 設(shè)計了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細介紹了通過Verilog HDL語言設(shè)計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗結(jié)果驗證了協(xié)議芯片設(shè)計的可行性。
- 關(guān)鍵字： VerilogHDL PLC背板 CPLD
基于DSP+CPLD的嵌入式車牌識別系統(tǒng)硬件電路設(shè)計
- 基于數(shù)字信號處理器(DSP)TMS320VC5416和復(fù)雜可編程邏輯器件(CPLD)的嵌入式車牌識別系統(tǒng)的硬件設(shè)計，利用視頻處理芯片SAA7111作為視頻A／D，在CPLD的控制下將采集到的圖像數(shù)據(jù)寫入幀存儲器中，DSP對圖像數(shù)據(jù)進行實時分析處理。采用“乒乓”存儲結(jié)構(gòu)，實現(xiàn)了圖像數(shù)據(jù)的采集和處理的并行運行。識別結(jié)果通過串口傳到上位機或者保存在E2PROM中，實現(xiàn)了車牌識別系統(tǒng)脫機、聯(lián)機工作，在實時高速圖像處理系統(tǒng)中有廣泛的工程技術(shù)應(yīng)用前景。
- 關(guān)鍵字： 車牌識別系統(tǒng) 嵌入式 CPLD
一種可靠的FPGA動態(tài)配置方法及實現(xiàn)
- 現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進行加密存儲、動態(tài)升級。這里根據(jù)應(yīng)用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領(lǐng)域具有一定的參考價值。
- 關(guān)鍵字： 動態(tài)配置 FPGA CPLD
基于CPLD的頻率響應(yīng)特性測試卡設(shè)計
- 提出了一種基于CPLD的頻率響應(yīng)特性測試卡設(shè)計方案,分析了DDS原理的CPLD實現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進行了設(shè)計驗證實驗,結(jié)果表明在逐點單頻測試狀態(tài)下,相位和幅值測量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
- 關(guān)鍵字： 頻率響應(yīng) DDS原理 CPLD
基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)
- 本文結(jié)合實際應(yīng)用需要，設(shè)計了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點及該系統(tǒng)軟、硬件設(shè)計和最后的性能評價。
- 關(guān)鍵字： 數(shù)據(jù)采集系統(tǒng) CCD CPLD
基于DSP及CPLD的掘進機控制系統(tǒng)設(shè)計
- 提出了一種基于DSP及CPLD的掘進機控制系統(tǒng)設(shè)計方案,介紹了系統(tǒng)總體設(shè)計、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計。該系統(tǒng)采用CPLD實現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時間12μs,25路模擬信號每個采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實現(xiàn)各種邏輯功能,簡化了硬件電路的設(shè)計,提高了控制系統(tǒng)集成度。實際應(yīng)用表明,該系統(tǒng)能夠滿足掘進機正常生產(chǎn)的要求,具有較強的實時性和較高的可靠性。
- 關(guān)鍵字： 掘進機控制系統(tǒng) AD采樣 CPLD
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