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CPLD在爆速儀技術(shù)中的應(yīng)用
- 爆速儀是一種用來測(cè)量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩(wěn)定性對(duì)測(cè)速的結(jié)果將有直接影響。傳統(tǒng)爆速儀的前端計(jì)數(shù)電路一般都是采用分立元器件實(shí)現(xiàn),結(jié)構(gòu)擁擠,且保密性不高。為了在滿足爆速儀設(shè)計(jì)的微型化的同時(shí)滿足較高時(shí)鐘要求,在爆速儀的前端計(jì)數(shù)模塊和自檢電路部分的設(shè)計(jì)中利用CPLD器件代替?zhèn)鹘y(tǒng)的分立元器件電路,并利用Qu-artusⅡ軟件對(duì)設(shè)計(jì)進(jìn)行仿真。
- 關(guān)鍵字： 爆速儀 計(jì)數(shù)器 CPLD
基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)
- 今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
- 關(guān)鍵字： 按鍵開關(guān)矩陣 系統(tǒng)斷電電路 CPLD
基于CPLD的高效多串口中斷方案
- 在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來擴(kuò)展串口無疑是大量的資源浪費(fèi)。針對(duì)這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實(shí)現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來管理多個(gè)擴(kuò)展串口，并保證多個(gè)串口中斷的無漏檢測(cè)與服務(wù)。
- 關(guān)鍵字： 多串口中斷源 電平轉(zhuǎn)換 CPLD
基于CPLD的八段數(shù)碼顯示管驅(qū)動(dòng)電路設(shè)計(jì)
- 時(shí)鐘脈沖計(jì)數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號(hào)接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個(gè)，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個(gè)數(shù)碼管就可以輪流顯示八個(gè)數(shù)字，如果時(shí)鐘脈沖頻率合適，可實(shí)現(xiàn)八個(gè)數(shù)碼管同時(shí)被點(diǎn)亮的視覺效果。
- 關(guān)鍵字： 八位數(shù)碼管 共陰極 CPLD
基于DSP/CPLD的嵌入式儀表硬件平臺(tái)
- 文所要設(shè)計(jì)的是一種脫機(jī)型儀表硬件平臺(tái)。平臺(tái)應(yīng)可以滿足一般的數(shù)據(jù)采集的實(shí)時(shí)性要求，可以靈活的適用于多種不同的應(yīng)用場(chǎng)合，可實(shí)現(xiàn)多種類型信號(hào)的采集和處理，結(jié)構(gòu)小巧緊湊，便于現(xiàn)場(chǎng)處理，還能與PC機(jī)或其他設(shè)備進(jìn)行通信和交換數(shù)據(jù)。對(duì)此，我們構(gòu)建了基于DSP和CPLD技術(shù)的硬件平臺(tái)。
- 關(guān)鍵字： 圖像采集 儀表硬件平臺(tái) CPLD
基于CPLD的SDRAM控制器的設(shè)計(jì)
- SDRAM的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡(jiǎn)化主機(jī)對(duì)SDRAM的讀寫控制。通過設(shè)計(jì)基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。
- 關(guān)鍵字： 刷新時(shí)序 CPLD SDRAM
基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現(xiàn)
- 為了實(shí)現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實(shí)現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實(shí)現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺(tái)上用VerilogHDL進(jìn)行編程，并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿?yàn)證。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
- 關(guān)鍵字： 有限狀態(tài)機(jī) 數(shù)據(jù)包 CPLD
基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
- 關(guān)鍵字： 片內(nèi)振蕩器 SoC CPLD
基于CPLD的數(shù)字延遲線設(shè)計(jì)
- 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
- 關(guān)鍵字： 數(shù)字延遲線 延遲誤差 CPLD
基于CPLD的GPIB控制器
- GPIB控制器芯片是組建自動(dòng)測(cè)試系統(tǒng)的核心，在測(cè)試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來實(shí)現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計(jì)主 要分為狀態(tài)機(jī)的實(shí)現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計(jì)。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現(xiàn)原理。
- 關(guān)鍵字： GPIB控制器 自動(dòng)測(cè)試系統(tǒng) CPLD
利用P89C669的23b的線性地址并采用CPLD外部擴(kuò)展
- 如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。
- 關(guān)鍵字： 線性地址 存儲(chǔ)器擴(kuò)展 CPLD
基于CPLD的雷達(dá)仿真信號(hào)的設(shè)計(jì)
- 雷達(dá)信號(hào)的仿真是測(cè)試系統(tǒng)中必不可少的。但采用函數(shù)/任意波發(fā)生器組成測(cè)試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設(shè)計(jì)增加不必要的負(fù)擔(dān)。為此，提出了一種基于CPLD的雷達(dá)仿真信號(hào)的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測(cè)試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)。
- 關(guān)鍵字： 雷達(dá)信號(hào) 任意波發(fā)生器 CPLD
基于單片機(jī)及CPLD的B超VGA檢測(cè)工裝設(shè)計(jì)
- 由于B超中為了增強(qiáng)圖像分辨率，通道都比較多，大多是16、24、48、64甚至更多通道。這些通道電子元器件完全一樣，要求各通道的一致性要好，在裝整機(jī)前，最好有測(cè)試手段和方法，對(duì)所有通道能進(jìn)行測(cè)試，以去除器件本身和焊接電路板中出現(xiàn)的問題，基于此目的，本人設(shè)計(jì)了B超檢測(cè)工裝。
- 關(guān)鍵字： B超檢測(cè)工裝 圖像分辨率 CPLD
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