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基于FPGA光電容積脈搏波參數(shù)檢測的IP核設(shè)計
- 文章簡要介紹了從光電容積脈搏波中提取出的特征值有助于在醫(yī)學(xué)領(lǐng)域中分析人體的病理特征。為了檢測脈搏波的血流參數(shù),整個系統(tǒng)采用Altera公司cyclone系列的FPGA開發(fā)平臺,運(yùn)用硬件語言Verilog HDL編程設(shè)計了波形參數(shù)的檢測模塊,通過設(shè)計IP核進(jìn)行數(shù)據(jù)處理并實(shí)現(xiàn)了脈搏波的實(shí)時檢測。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過FPGA原型驗(yàn)證。創(chuàng)新點(diǎn)在于采用FPGA通過硬件的方式提高了實(shí)時檢測的速度,降低了開發(fā)成本,增強(qiáng)了可攜帶性。
- 關(guān)鍵字： 病理特征 Verilog 原型驗(yàn)證
基于Verilog的SMBus總線控制器的設(shè)計與實(shí)現(xiàn)
- SMBus是一種高效的同步串行總線。通過分析SMBus總線協(xié)議，提出了一種運(yùn)行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計方案，并且用Verilog語言描述，最后在Altera公司的FPGA上得以實(shí)現(xiàn)。通過仿真測試，證明該方法是穩(wěn)定有效的。
- 關(guān)鍵字： SMBus總線 Verilog 有限狀態(tài)機(jī)
基于至簡設(shè)計法實(shí)現(xiàn)的PWM調(diào)制verilog
- 一、 功能描述 脈沖寬度調(diào)制(pulse width modelation)簡稱PWM，利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中?！ ≡诒菊碌膽?yīng)用中可以認(rèn)為PWM就是一種方波。如圖所示： PWM波形圖 上圖是一個周期為10ms，高電平為
- 關(guān)鍵字： PWM verilog
基于FPGA的自適應(yīng)均衡器的研究與設(shè)計
- 摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對其進(jìn)行改進(jìn)。最
- 關(guān)鍵字： 自適應(yīng)均衡器 寬帶數(shù)字接收機(jī) FPGA Verilog HDL
基于FPGA的高速長線陣CCD驅(qū)動電路
- 高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動電路設(shè)計是CCD正常工作的關(guān)鍵問題之一，CCD驅(qū)動信號時序是一組相位要求嚴(yán)格的脈沖信號，只有時序信
- 關(guān)鍵字： CCD 線陣 FPGA verilog HDL
基于Verilog HDL的SVPWM算法的設(shè)計與仿真
- 摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應(yīng)用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對處理速度、實(shí)時性、可靠性較高的要求，本文利用Verilog HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算
- 關(guān)鍵字： 同步電動機(jī) 電壓型逆變器 Verilog HDL
一種高效網(wǎng)絡(luò)接口的設(shè)計
- 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計方法，并采用Verilog HDL語言對相關(guān)模塊進(jìn)行編程，實(shí)現(xiàn)了高效傳輸功能，同時又滿足核內(nèi)路由的設(shè)計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設(shè)計要求的仿真結(jié)果。
- 關(guān)鍵字： 片上網(wǎng)絡(luò) 網(wǎng)絡(luò)資源接口 核內(nèi)路由 Verilog HDL
基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn)
- 基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn),摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語言，來實(shí)現(xiàn)DDR2對數(shù)據(jù)文件解析的目的：分析了CPCI總線與FPGA之間的通信特點(diǎn);然后根據(jù)收到的數(shù)據(jù)文件要求，介紹了DDR2的使用方法;最后介紹了對
- 關(guān)鍵字： Xilinx Verilog DDR2 數(shù)據(jù)解析 信號波形
混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)
- 混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要：隨著電子對抗技術(shù)的快速發(fā)展，在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過對混合同余法產(chǎn)生隨機(jī)序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
- 關(guān)鍵字： 高斯白噪聲 混合同余法 FPGA Verilog HDL
【E課堂】verilog之可綜合與不可綜合
- 可綜合的意思是說所編寫的代碼可以對應(yīng)成具體的電路，不可綜合就是所寫代碼沒有對應(yīng)的電路結(jié)構(gòu)，例如行為級語法就是一種不可綜合的代碼，通常用于寫仿真測試文件?！ 〗⒖删C合模型時，需注意以下幾點(diǎn)： 不使用initial 不使用#10之類的延時語句 不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever，while等 不使用用戶自定義原語(UDP元件) 盡量使用同步方式設(shè)計電路 用always塊來描述組合邏輯時，應(yīng)列出所有輸入信號作為敏感信號列表，即always@(*) 所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)
- 關(guān)鍵字： verilog FPGA
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