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          <label id="pryje"></label>
          


          
	
  	
          
	
          
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          基于SATAII協(xié)議的CRC32并行算法的研究
          
                                                            
                                        
            
                    	
          • 在介紹CRC校驗原理和傳統(tǒng)CRC32串行比特算法的基礎(chǔ)上，由串行比特型算法推導(dǎo)出一種CRC32并行算法、并結(jié)合SATAⅡ協(xié)議的要求，完成了SATAⅡ主控制器設(shè)計中CRC生成與校驗?zāi)K的設(shè)計。最后通過在ISE平臺上編寫Verilog硬件描述語言，對SATA協(xié)議中幀結(jié)構(gòu)數(shù)據(jù)進行仿真，驗證該CRC32并行算法能夠滿足SATA接口實時處理的要求。
            • 
                    	                        
          • 關(guān)鍵字：
                        CRC32  并行算法  SATA  Verilog                          
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          Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用
          
                                                            
            
                    	
          • 1 引言近30年來，由于微電子學(xué)和計算機科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計自動化)行業(yè)帶來了巨大的變化。特別是進入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式。可以說
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  FPGA  CPLD  HDL                            
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          Verilog按鍵消抖的理解
          
                                                            
            
                    	
          • 按鍵在按下時會產(chǎn)生抖動，釋放時也會產(chǎn)生抖動，所以在設(shè)計鍵盤掃描程序時必須考慮按鍵的消抖，我們一般只考慮按下 ...
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  按鍵消抖  延時                          
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          Verilog代碼命名六大黃金規(guī)則
          
                                                            
            
                    	
          • Verilog代碼命名六大黃金規(guī)則,關(guān)于Verilog代碼中命名的六大黃金規(guī)則。　　1. 系統(tǒng)級信號的命名。　　系統(tǒng)級信號指復(fù)位信號，置位信號，時鐘信號等需要輸送到各個模塊的全局信號；系統(tǒng)信號以字符串Sys開頭?！　?. 低電平有效的信號后一律加下劃線
            • 
                    	                        
          • 關(guān)鍵字：
                        黃金  規(guī)則  六大  命名  代碼  Verilog                          
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          基于串口通訊的Verilog設(shè)計
          
                                                            
            
                    	
          • 1 串口通信基本特點隨著多微機系統(tǒng)的應(yīng)用和微機網(wǎng)絡(luò)的發(fā)展，通信功能越來越顯得重要。串行通信是在一根傳輸線上一位一位地傳送信息.這根線既作數(shù)據(jù)線又作聯(lián)絡(luò)線。串行通信作為一種主要的通信方式，由于所用的傳輸線少
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          • 關(guān)鍵字：
                        Verilog  串口通訊                            
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          基于Verilog HDL語言的32X8 FIFO設(shè)計
          
                                                            
            
                    	
          • 摘要:介紹了FIFO的基本概念、設(shè)計方法和步驟,采用了一種新穎的讀、寫地址寄存器和雙體存儲器的交替讀、寫機制,實現(xiàn)了FIFO的基本功能,同時使本32X8 FIFO擁有可同時讀、寫的能力,完全基于Verilog HDL語言實現(xiàn)了電路功能
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          • 關(guān)鍵字：
                        Verilog  32X8  FIFO  HDL                            
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          基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證
          
                                                            
            
                    	
          • 摘要：在此利用VerilogHDL設(shè)計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄...
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          • 關(guān)鍵字：
                        CAN總線  控制器  FPGA  Verilog  HDL                          
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          Verilog HDL設(shè)計自動數(shù)據(jù)采集系統(tǒng)
          
                                                            
            
                    	
          • 隨著數(shù)字時代的到來，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活的各個方面。數(shù)字系統(tǒng)發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著名的摩爾定律(Moores Law)的預(yù)言也在集成電路的發(fā)展過程中被印證了，數(shù)字系統(tǒng)的設(shè)計理
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  自動  數(shù)據(jù)采集系統(tǒng)                            
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           基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證
          
                                                            
                                        
            
                    	
          • 摘要：在此利用Verilog HDL設(shè)計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個模塊，然后用Verilog HDL硬件描述語言設(shè)計了各個功能模塊，并使用Modelsim軟件
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          • 關(guān)鍵字：
                        控制器  設(shè)計  驗證  總線  CAN  Verilog  HDL  語言  基于                          
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          基于ESL并采用System C和System Verilog的設(shè)計流程
          
                                                            
            
                    	
          • 　ESL解決方案的目標(biāo)在于提供讓設(shè)計人員能夠在一種抽象層次上對芯片進行描述和分析的工具和方法，在這種抽象層次上，設(shè)計人員可以對芯片特性進行功能性的描述，而沒有必要求助于硬件（RTL）實現(xiàn)的具體細節(jié)。     當(dāng)今
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          • 關(guān)鍵字：
                        System  Verilog  ESL  設(shè)計流程                            
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          科銳發(fā)布Verilog-A無線射頻器件模型
          
                                                            
            
                    	
          • 科銳公司(Nasdaq: CREE)宣布推出適用于 GaN 無線射頻器件的全新 Verilog-A 非線性器件模型，該模型專為安捷倫的 ADS 以及 AWR 的 Microwave Office 等領(lǐng)先無線射頻設(shè)計平臺而研發(fā)。全新器件模型能夠支持更為復(fù)雜的電路仿真，包括最新寬帶調(diào)制包絡(luò)分析和4G 蜂窩通信的多模式無線射頻功率放大器。
            • 
                    	                        
          • 關(guān)鍵字：
                        科銳  無線射頻  Verilog-A                          
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          基于Verilog實現(xiàn)電器定時開關(guān)控制
          
                                                            
            
                    	
          • 1、前言隨著當(dāng)今社會工作和生活節(jié)奏的加快，人們對許多電器、儀器、設(shè)備的自動化要求也越來越高，但現(xiàn) ...
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  電器  定時開關(guān)  控制                          
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          Verilog代碼驗證的全面性與代碼覆蓋率分析
          
                                                            
            
                    	
          • Verilog代碼驗證的全面性與代碼覆蓋率分析,對于復(fù)雜的設(shè)計來說，Verilog代碼覆蓋率檢查是檢查驗證工作是否完全的重要方法，代碼覆蓋率（codecoverge）可以指示Verilog代碼描述的功能有多少在仿真過程中被驗證過了，代碼覆蓋率分析包括以下分析內(nèi)容。1、語句覆
            • 
                    	                        
          • 關(guān)鍵字：
                        代碼  分析  覆蓋率  驗證  Verilog  全面性                          
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          Verilog串口UART程序
          
                                                            
            
                    	
          • Verilog串口UART程序,==========================================================================
            //-----------------------------------------------------
            // Design Name : uart 
            // File Name   : uart.v
            // Function    : S
            • 
                    	                        
          • 關(guān)鍵字：
                        程序  UART  串口  Verilog                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          采用Verilog的數(shù)字跑表設(shè)計
          
                                                            
            
                    	
          • 本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百 ...
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  數(shù)字跑表                          
            • 
                   	
          
                    
          
                
          
                                                

                
          
	                
          
		                	
          
	
          
	共188條
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          verilog-xl介紹
          
      			
          
		      	
          
		      			      			      	您好，目前還沒有人創(chuàng)建詞條verilog-xl!
           
		      	歡迎您創(chuàng)建該詞條，闡述對verilog-xl的理解，并與今后在此搜索verilog-xl的朋友們分享。    創(chuàng)建詞條
		      			      	
          
    		
          
  		
          
  		  		  		
  		  		  		
  		  		  		
  		  		            
        		  		
          
    		
          
      			
          
        			
          熱門主題
          
      			
          
      			
          
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