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          Verilog HDL簡明教程(2)

          • Verilog HDL簡明教程(2)-模塊是Verilog 的基本描述單位,用于描述某個設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。
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          基于Verilog語言的等精度頻率計(jì)設(shè)計(jì)

          •    引言  傳統(tǒng)測量頻率的方法主要有直接測量法、分頻測量法、測周法等,這些方法往往只適用于測量一段頻率,當(dāng)被測信號的頻率發(fā)生變化時,測量的精度就會下降。本文提出一種基于等精度原理的測量頻率的方法,在整個頻率測量過程中都能達(dá)到相同的測量精度,而與被測信號的頻率變化無關(guān)。本文利用FPGA(現(xiàn)場可編程門陣列)的高速數(shù)據(jù)處理能力,實(shí)現(xiàn)對被測信號的測量計(jì)數(shù);利用單片機(jī)的運(yùn)算和控制能力,實(shí)現(xiàn)對頻率、周期、脈沖寬度的計(jì)算及顯示?! 〉染葴y量原理等精度測量的一個最大特點(diǎn)是測量的實(shí)際門控時間不是一個固定值,而
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          基于Verilog FPGA 流水燈設(shè)計(jì)

          •   1 功能概述  流水廣告燈主要應(yīng)用于LED燈光控制。通過程序控制LED的亮和滅, 多個LED燈組成一個陣列,依次逐個點(diǎn)亮的時候像流水一樣,所以叫流水燈。由于其形成美觀大方的視覺效果,因此廣泛應(yīng)用于店鋪招牌、廣告、大型建筑夜間裝飾、景觀裝飾等。  在FPGA電路設(shè)計(jì)中,盡管流水燈的設(shè)計(jì)屬于比較簡單的入門級應(yīng)用,但是其運(yùn)用到的方法,是FPGA設(shè)計(jì)中最核心和最常用部分之一,是FPGA設(shè)計(jì)必須牢固掌握的基礎(chǔ)知識。從這一步開始,形成良好的設(shè)計(jì)習(xí)慣,寫出整潔簡潔的代碼,對于FPGA設(shè)計(jì)師來說至
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          Verilog串口通訊設(shè)計(jì)

          • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計(jì)中已經(jīng)被廣泛使用。這種設(shè)計(jì)方式可以將以前需要多塊集成芯片的電路設(shè)計(jì)到一塊大模塊可編程邏輯器件中,大大減少了電路板的尺寸,增強(qiáng)了系統(tǒng)的可靠性和設(shè)計(jì)的靈活性。本文詳細(xì)介紹了已在實(shí)際項(xiàng)目中應(yīng)用的基于FPGA的串口通訊設(shè)計(jì)。本設(shè)計(jì)分為硬件電路設(shè)計(jì)和軟件設(shè)計(jì)兩部分,最后用仿真驗(yàn)證了程序設(shè)計(jì)的正確性。
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          Verilog HDL 設(shè)計(jì)模擬

          • Verilog HDL 不僅提供描述設(shè)計(jì)的能力,而且提供對激勵、控制、存儲響應(yīng)和設(shè)計(jì)驗(yàn)證的建模能力。激勵和控制可用初始化語句產(chǎn)生。驗(yàn)證運(yùn)行過程中的響應(yīng)可以作為 “ 變化時保存 ” 或作為選通的數(shù)據(jù)存儲。最后,設(shè)計(jì)驗(yàn)證可以通過在初始化語句中寫入相應(yīng)的語句自動與期望的響應(yīng)值比較完成。
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          用硬件描述語言設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)

          • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡單,用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線,需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn),才能達(dá)到設(shè)計(jì)要求,這個工作量和設(shè)計(jì)周期都不是我們能想象的?,F(xiàn)在設(shè)計(jì)要求的時間和周期都很短,用原理圖這個方法顯然就不符合實(shí)際了。
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          Verilog數(shù)據(jù)類型

          • 線網(wǎng)類型。 net type 表示 Verilog 結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動元件的值決定,例如連續(xù)賦值或門的輸出。如果沒有驅(qū)動元件連接到線網(wǎng),線網(wǎng)的缺省值為 z 。
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          Verilog語言要素

          • Verilog HDL 中的標(biāo)識符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號和 _( 下劃線 ) 符號的組合,但標(biāo)識符的第一個字符必須是字母或者下劃線。另外,標(biāo)識符是區(qū)分大小寫的。
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          Verilog HDL和VHDL的比較

          • 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言,而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn),而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個是因?yàn)?VHDL 是美國軍方組織開發(fā)的,而 Verilog 是一個公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢?它一定有其優(yōu)越性才行,所以說 Verilog 有更強(qiáng)的生命力。
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          Verilog HDL基礎(chǔ)之:Verilog HDL語言簡介

          • Verilog HDL是硬件描述語言的一種,用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級別的邏輯設(shè)計(jì),可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
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          基于FPGA光電容積脈搏波參數(shù)檢測的IP核設(shè)計(jì)

          • 文章簡要介紹了從光電容積脈搏波中提取出的特征值有助于在醫(yī)學(xué)領(lǐng)域中分析人體的病理特征。為了檢測脈搏波的血流參數(shù),整個系統(tǒng)采用Altera公司cyclone系列的FPGA開發(fā)平臺,運(yùn)用硬件語言Verilog HDL編程設(shè)計(jì)了波形參數(shù)的檢測模塊,通過設(shè)計(jì)IP核進(jìn)行數(shù)據(jù)處理并實(shí)現(xiàn)了脈搏波的實(shí)時檢測。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過FPGA原型驗(yàn)證。創(chuàng)新點(diǎn)在于采用FPGA通過硬件的方式提高了實(shí)時檢測的速度,降低了開發(fā)成本,增強(qiáng)了可攜帶性。
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          CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

          • 1 引言近年來,由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展,給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL(hardware description language)硬件描述語言是一種描述電路行為的
          • 關(guān)鍵字: Verilog  CPLD  FPGA  HDL  漢明碼  

          基于FPGA步進(jìn)電機(jī)驅(qū)動控制系統(tǒng)的設(shè)計(jì)

          • 通過對步進(jìn)電機(jī)的驅(qū)動控制原理的分析,利用Verilog語言進(jìn)行層次化設(shè)計(jì),最后實(shí)現(xiàn)了基于FPGA步進(jìn)電機(jī)的驅(qū)動控制系統(tǒng)。該系統(tǒng)可以實(shí)現(xiàn)步進(jìn)電機(jī)按既定角度和方向轉(zhuǎn)動及定位控制等功能。仿真和綜合的結(jié)果表明,該系統(tǒng)不但可以達(dá)到對步進(jìn)電機(jī)的驅(qū)動控制,同時也優(yōu)化了傳統(tǒng)的系統(tǒng)結(jié)構(gòu),提高了系統(tǒng)的抗干擾能力和穩(wěn)定性,可用于工業(yè)自動化、辦公自動化等應(yīng)用場合。
          • 關(guān)鍵字: 步進(jìn)電機(jī)  Verilog  FPGA  

          帶I2C接口的時鐘IP核設(shè)計(jì)與優(yōu)化

          • 采用FPGA可編程邏輯器件和硬件描述語言Verilog實(shí)現(xiàn)了時鐘IP核數(shù)據(jù)傳輸、調(diào)時和鬧鈴等功能設(shè)計(jì).在此基礎(chǔ)上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設(shè)計(jì)進(jìn)行仿真、綜合和優(yōu)化,證明了設(shè)計(jì)的可行性.
          • 關(guān)鍵字: Verilog  時鐘IP核  Modelsim仿真  

          基于FPGA的串行接口SPI的設(shè)計(jì)與實(shí)現(xiàn)

          • SPI 總線是一個同步串行接口的數(shù)據(jù)總線,具有全雙工、信號線少、協(xié)議簡單、傳輸速度快等特點(diǎn)。介紹了SPI 總線的結(jié)構(gòu)和工作原理,對4 種工作模式的異同進(jìn)行了比較,并著重分析了SPI 總線的工作時序。利用Verilog 硬件描述語言編寫出SPI 總線的主機(jī)模塊,經(jīng)ModelSim 仿真得出相應(yīng)的仿真波形。
          • 關(guān)鍵字: SPI  同步串行接口  Verilog  
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