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Verilog數(shù)據(jù)類型
- 線網(wǎng)類型。 net type 表示 Verilog 結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動元件的值決定，例如連續(xù)賦值或門的輸出。如果沒有驅(qū)動元件連接到線網(wǎng)，線網(wǎng)的缺省值為 z 。
- 關(guān)鍵字： Verilog 數(shù)據(jù)類型
Verilog HDL和VHDL的比較
- 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強的生命力。
- 關(guān)鍵字： Verilog VHDL HDL
基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信
- 本文設(shè)計的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號，完成對數(shù)據(jù)的快速讀寫，從而實現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
- 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換 Verilog FPGA
基于FPGA步進電機驅(qū)動控制系統(tǒng)的設(shè)計
- 通過對步進電機的驅(qū)動控制原理的分析，利用Verilog語言進行層次化設(shè)計，最后實現(xiàn)了基于FPGA步進電機的驅(qū)動控制系統(tǒng)。該系統(tǒng)可以實現(xiàn)步進電機按既定角度和方向轉(zhuǎn)動及定位控制等功能。仿真和綜合的結(jié)果表明，該系統(tǒng)不但可以達到對步進電機的驅(qū)動控制，同時也優(yōu)化了傳統(tǒng)的系統(tǒng)結(jié)構(gòu)，提高了系統(tǒng)的抗干擾能力和穩(wěn)定性，可用于工業(yè)自動化、辦公自動化等應(yīng)用場合。
- 關(guān)鍵字： 步進電機 Verilog FPGA
帶I2C接口的時鐘IP核設(shè)計與優(yōu)化
- 采用FPGA可編程邏輯器件和硬件描述語言Verilog實現(xiàn)了時鐘IP核數(shù)據(jù)傳輸、調(diào)時和鬧鈴等功能設(shè)計.在此基礎(chǔ)上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設(shè)計進行仿真、綜合和優(yōu)化,證明了設(shè)計的可行性.
- 關(guān)鍵字： Verilog 時鐘IP核 Modelsim仿真
HDLC協(xié)議控制器的IP核方案及其實現(xiàn)
- 介紹了HDLC協(xié)議控制器的IP核方案及實現(xiàn)方法，分別對發(fā)送和接收模塊進行了分析，給出了仿真波形圖。該設(shè)計采用Verilog HDL語言進行描述，用ModelSim SE 6.0進行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介
- Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進行各種級別的邏輯設(shè)計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠見
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