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          D觸發(fā)器Verilog描述

          •   //基本D觸發(fā)器  module D_EF(Q,D,CLK)  input D,CLK;  output Q;  reg Q; //在always語句中被賦值的信號要聲明為reg類型 寄存器定義  always @ (posedge CLK) //上升沿,下降沿用negedge表示,^_^ 需要記憶  begin Q <= D; end  endm
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          數(shù)字電路設(shè)計入門之?dāng)?shù)字設(shè)計的任務(wù)和兩項基本功

          •   這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路,我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》,其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則,一個是買書的原則,一個是看書的原則。首先,你必須買兩類書,一類是語法書,平常使用的時候可以查一查某些語法;一類是,對語言的使用的講解和使用的方法(如何書寫RTL,如何設(shè)計電路,如何調(diào)試代碼,使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人,我想介紹一些比較好的書給入門者,避免大家走彎路。
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          數(shù)字電路設(shè)計入門之?dāng)?shù)字設(shè)計的任務(wù)和兩項基本功

          •   這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路,我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》,其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則,一個是買書的原則,一個是看書的原則。首先,你必須買兩類書,一類是語法書,平常使用的時候可以查一查某些語法;一類是,對語言的使用的講解和使用的方法(如何書寫RTL,如何設(shè)計電路,如何調(diào)試代碼,使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人,我想介紹一些比較好的書給入門者,避免大家走彎路。
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          新一代IC設(shè)計聚焦改善混合信號驗證技術(shù)

          •   IC設(shè)計業(yè)界目前正研究如何統(tǒng)合Verilog-AMS與IEEE 1800標(biāo)準(zhǔn)的SystemVerilog,或?qū)肽M混合信號(AMS)成為新的SystemVerilog-AMS標(biāo)準(zhǔn)。   目前四大驗證語言標(biāo)準(zhǔn)有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標(biāo)準(zhǔn),但仍需數(shù)年研究才能供業(yè)界使用。   根據(jù)智財標(biāo)準(zhǔn)設(shè)立組織Accellera官網(wǎng),許多研究正如火如荼進行,聚焦新功能與產(chǎn)
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          不同的verilog代碼風(fēng)格看RTL視圖之三

          •   我們來做一個4選一的Mux的實驗,首先是利用if…else語句來做,如下。   (由輸入xsel來選擇輸出的路數(shù)xin0,xin1,xin2,xin3其一,輸出yout)   Ex3:   input clk;   input xin0,xin1,xin2,xin3;   input[1:0] xsel;   output yout;   reg youtr;   always @ (posedge clk)   if(xsel == 2'b00) youtr <
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          不同的verilog代碼風(fēng)格看RTL視圖之二

          •   這次要說明的一個問題是我在做一個480*320液晶驅(qū)動的過程中遇到的,先看一個簡單的對比,然后再討論不遲。   這個程序是在我的液晶驅(qū)動設(shè)計中提取出來的。假設(shè)是x_cnt不斷的增加,8bit的x_cnt加一個周期回到0后,y_cnt加1,如此循環(huán),本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個區(qū)間內(nèi)為1,其它時刻內(nèi)為0。一般而言會有如下兩種描述,前者是時序邏輯,后者是組合邏輯。當(dāng)然除了下面兩種編碼風(fēng)格外,還可以有很
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          零基礎(chǔ)學(xué)FPGA(十)初入江湖之i2c通信

          •   相信學(xué)過單片機的同學(xué)對I2C總線都不陌生吧,今天我們來學(xué)習(xí)怎么用verilog語言來實現(xiàn)它,并在FPGA學(xué)習(xí)版上顯示。   i2c總線在近年來微電子通信控制領(lǐng)域廣泛采用的一種新型的總線標(biāo)準(zhǔn),他是同步通信的一種特殊方式,具有接口少,控制簡單,器件封裝形式小,通信速率高等優(yōu)點。在主從通信中,可以有多個i2c總線器件同時接到i2c總線上,所有與i2c兼容的器件都有標(biāo)準(zhǔn)的接口,通過地址來識別通信對象,使他們可以經(jīng)由i2c總線互相直接通信。   i2c總線由兩條線控制,一條時鐘線SCL,一條數(shù)據(jù)線SDA,這
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          【從零開始走進FPGA】路在何方——Verilog快速入門

          •   一、關(guān)于HDL   1. HDL簡介   HDL : Hardware Discription Language 硬件描述語言,即描述FPGA/CPLD內(nèi)部邏輯門的工作狀態(tài),來實現(xiàn)一定電路。   隨著EDA技術(shù)的發(fā)展,使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優(yōu)勢,根據(jù)業(yè)界應(yīng)用而定。   2. VHDL和Verilog區(qū)別   在業(yè)界,VHDL和Veri
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          不同的verilog代碼風(fēng)格看RTL視圖之一

          •   剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子,alter的這塊芯片雖說功耗小體積小,但是資源還是很小的,你寫點稍微復(fù)雜的程序,如果不注意coding style,很容易就溢出了。當(dāng)時做一個三位數(shù)的解碼基本就讓我苦死了,對coding style的重要性也算是有一個比較深刻的認(rèn)識了。   后來因為一直在玩xilinx的spartan3 xc3s400,這塊芯片資源相當(dāng)豐富,甚至于我在它里面緩存了一幀640*480*3/8BYTE的數(shù)據(jù)都沒有問題(VGA顯示用)。而最近
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          解讀verilog代碼的一點經(jīng)驗

          •   學(xué)習(xí)FPGA其實也不算久,開始的時候參考別人的代碼并不多,大多是自己寫的,那時候做時序邏輯多一些。參加了中嵌的培訓(xùn)班,一個多月的時間在熟悉ISE軟件的使用以及verilog語法方面下了苦功,也參考了不少書,算是為自己打下了比較好的基礎(chǔ)。因為那時候培訓(xùn)的方向是軟件無線電方面的,所以做了很多有關(guān)的模塊程序,之前的日志里也發(fā)表了很多,關(guān)鍵是一個興趣,感覺仿真后看到自己的一個個算法思想得到實現(xiàn)真有成就感。后來停了一段時間,因為實在沒有比較有意思的活干了。   直到前段時間開始使用SP306的開發(fā)板,然后會參
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          基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計及技術(shù)文獻匯總

          •   圖像傳感器,或稱感光元件,是一種將光學(xué)圖像轉(zhuǎn)換成電子信號的設(shè)備,它被廣泛地應(yīng)用在數(shù)碼相機和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號,如攝像管(video camera tube)。如今,圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻,供大家參考。   基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實
          • 關(guān)鍵字: Verilog HDL  QuartusⅡ  VHDL  

          零基礎(chǔ)學(xué)FPGA(八)手把手解析時序邏輯乘法器代碼

          •   上次看了一下關(guān)于乘法器的Verilog代碼,有幾個地方一直很迷惑,相信很多初學(xué)者看這段代碼一定跟我當(dāng)初一樣,看得一頭霧水,在網(wǎng)上也有一些網(wǎng)友提問,說這段代碼不好理解,今天小墨同學(xué)就和大家一起來看一下這段代碼,我會親自在草稿紙上演算,盡量把過程寫的詳細些,讓更多的人了解乘法器的設(shè)計思路。   下面是一段16位乘法器的代碼,大家可以先瀏覽一下,之后我再做詳細解釋   module mux16(   clk,rst_n,   start,ain,bin,yout,done   );   inpu
          • 關(guān)鍵字: FPGA  Verilog  時序邏輯  

          【從零開始走進FPGA】前言:哪些人適合做FPGA開發(fā)?

          •   “FPGA目前非?;穑鱾€高校也開了FPGA的課程,但是FPGA并不是每個人都適合,F(xiàn)PGA講究的是一個入道,入什么道,入電子設(shè)計的道,就是說,這個過程,你得從電子設(shè)計開始,然后再學(xué)FPGA,而不是先從VHDL/Verilog開始,直接跳過數(shù)電模電。這一點非常重要,這涉及到你以后的發(fā)展高度的問題。我是過來人,我深刻體會到FPGA與數(shù)電模電的基礎(chǔ)的深層次聯(lián)系。對于本科生而言,你可以把FPGA當(dāng)作業(yè)余興趣,但不要把它當(dāng)成今后的飯碗,你可以保持這個興趣直到研究生讀完。從我招聘的情況來看,做FPG
          • 關(guān)鍵字: FPGA  Verilog  SRAM  

          基于VerilogHDL的FIR數(shù)字濾波器設(shè)計與仿真

          •   引言   數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應(yīng)用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴(yán)格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計任意幅頻特性的同時保證嚴(yán)格的線性相位特性。   1 FIR 數(shù)字濾波器   FIR 濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出, 如下所示的前饋差分方程所描述的。        FIR 濾波器又稱為移動均值濾波器, 因為任何時間點的輸出
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          基于VerilogHDL的FIR數(shù)字濾波器設(shè)計與仿真

          •   引言   數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應(yīng)用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴(yán)格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計任意幅頻特性的同時保證嚴(yán)格的線性相位特性。   1 FIR 數(shù)字濾波器   FIR 濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出, 如下所示的前饋差分方程所描述的。        FIR 濾波器又稱為移動均值濾波器, 因為任何時間點的輸出
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