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VHDL設(shè)計(jì)的串口通信程序
- 本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無奇偶校驗(yàn)位）的串口控制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè)結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104，對應(yīng)的波特率是9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間劃分為8個(gè)時(shí)隙以使通信同步。
- 關(guān)鍵字： VHDL 串口通信 PC機(jī)
開關(guān)磁阻電機(jī)角度位置的純硬件控制
- 針對開關(guān)磁阻電機(jī)APC方式，本文介紹了一種基于CPLD的純硬件控制方式。該系統(tǒng)采用一臺(tái)1KW 6/4結(jié)構(gòu)開關(guān)磁阻電機(jī)作為機(jī)電能量轉(zhuǎn)換裝置，采用EP1K30TC144-3型CPLD(復(fù)雜可編程邏輯器件)和外圍電路構(gòu)成數(shù)字控制器。實(shí)驗(yàn)結(jié)果表明，本文提出的開關(guān)磁阻電機(jī)純硬件控制系統(tǒng)在實(shí)踐上是可行的，基于CPLD的純硬件控制器可獲得優(yōu)良的控制效果。
- 關(guān)鍵字： 開關(guān)磁阻電機(jī) APC CPLD
獨(dú)特的功能——只有MAX II CPLD能夠提供
- MAX? II CPLD 體系結(jié)構(gòu)中兩個(gè)獨(dú)特的功能是其他 CPLD 所不具有的：內(nèi)部振蕩器和 8 Kbits 非易失用戶閃存 ( 請參考圖 1) 。
- 關(guān)鍵字： MAX?II 體系結(jié)構(gòu) CPLD 獨(dú)特功能
FPGA系列相關(guān)圖書介紹
- FPGA系列相關(guān)圖書介紹
- 關(guān)鍵字： VHDL FPGA CPLD AltiumDesign XilinxISE
使用MAX II CPLD 作為模擬鍵盤編碼器
- CPLD 最常見的應(yīng)用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實(shí)現(xiàn)鍵盤功能。I/O 擴(kuò)展是CPLD 很普通的功能，使處理器采用很少的I/O 便可以解碼規(guī)模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O，但是在鍵盤解碼時(shí)沒有必要為每一開關(guān)提供一個(gè)I/O。采用較少的連線進(jìn)行鍵盤解碼的優(yōu)點(diǎn)在于減少了鍵盤到主電路板的走線數(shù)量，降低了鍵盤區(qū)開關(guān)矩陣的復(fù)雜度。本應(yīng)用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個(gè)I/O 和一個(gè)GND 引腳的大規(guī)模開
- 關(guān)鍵字： MAXII 模擬鍵盤 CPLD 編碼器
基于FPGA的數(shù)字式心率計(jì)的設(shè)計(jì)實(shí)現(xiàn)
- 心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備，實(shí)時(shí)準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時(shí)心率測量和平均心率測量。瞬時(shí)心率不僅能夠反映心率的快慢。同時(shí)能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個(gè)參數(shù)在測量時(shí)都是必要的。
- 關(guān)鍵字： VHDL 數(shù)字式 FPGA 心率計(jì) 設(shè)計(jì)
VHDL結(jié)構(gòu)體的行為描述法
- 所謂結(jié)構(gòu)體的行為描述（behavioral descriptions），即對設(shè)計(jì)實(shí)體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級(jí)描述，
- 關(guān)鍵字： VHDL 結(jié)構(gòu)體 行為描述法
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