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vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

基于VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用

VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的，是一種用于數(shù)字系統(tǒng)設(shè)計、測試，面向多領(lǐng)域、多層次的IEEE標(biāo)準(zhǔn)硬件描述語言。
關(guān)鍵字： VHDL Max+PlusⅡ EDA

VHDL設(shè)計的串口通信程序

本模塊的功能是驗證實現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個串口調(diào)試工具來驗證程序的功能。程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控制器，10個bit是1位起始位，8個數(shù)據(jù)位，1個結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104，對應(yīng)的波特率是9600。用一個8倍波特率的時鐘將發(fā)送或接受每一位bit的周期時間劃分為8個時隙以使通信同步。
關(guān)鍵字： VHDL 串口通信 PC機(jī)

基于單片機(jī)和CPLD的DDS正交信號源

基于單片機(jī)和CPLD的DDS正交信號源，其頻率幅度可精密控制，擴(kuò)展輸出頻率達(dá)300 kHz，增加掃頻輸出功能。采用紅外鍵盤控制頻率和幅度，采用液晶同步顯示信號的頻率和幅度；輸出端產(chǎn)生正弦波、方波、三角波、鋸齒波，梯形波、短形波、頻率突變的方波、尖脈沖數(shù)字信號等，且具有掃頻輸出的功能。測試結(jié)果表明，系統(tǒng)穩(wěn)定可靠，人機(jī)交互界面友好，操作簡單方便。
關(guān)鍵字： DDS 正交信號源 CPLD 濾波器 DT9205 AT28C64

基于CPLD的字符疊加器的設(shè)計

本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計靈活性。
關(guān)鍵字：字符疊加器 RAM CPLD VHDL

VHDL編碼中面積優(yōu)化探討

功能強(qiáng)大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展，使應(yīng)用VHDL進(jìn)行PLD設(shè)計變得更簡單、更快捷。但決不能忽視VHDL語言的使用。隨著所設(shè)計電路規(guī)模的增大，對有限的芯片資源的利用率問題就顯得尤其重要。在不影響速度要求前提下，應(yīng)盡可能地進(jìn)行面積優(yōu)化。適當(dāng)?shù)剡M(jìn)行編碼是優(yōu)化設(shè)計的重要保障，對高質(zhì)量、高效率地完成VHDL是十分有意的。
關(guān)鍵字： VHDL 編碼面積優(yōu)化

開關(guān)磁阻電機(jī)角度位置的純硬件控制

針對開關(guān)磁阻電機(jī)APC方式，本文介紹了一種基于CPLD的純硬件控制方式。該系統(tǒng)采用一臺1KW 6/4結(jié)構(gòu)開關(guān)磁阻電機(jī)作為機(jī)電能量轉(zhuǎn)換裝置，采用EP1K30TC144-3型CPLD(復(fù)雜可編程邏輯器件)和外圍電路構(gòu)成數(shù)字控制器。實驗結(jié)果表明，本文提出的開關(guān)磁阻電機(jī)純硬件控制系統(tǒng)在實踐上是可行的，基于CPLD的純硬件控制器可獲得優(yōu)良的控制效果。
關(guān)鍵字：開關(guān)磁阻電機(jī) APC CPLD

EDA中的車載DVD位控主要VHDL源程序

EDA中的車載DVD位控主要VHDL源程序
關(guān)鍵字：車載DVD VHDL EDA 源程序

MAX II 控制路徑應(yīng)用

無論是在通訊，消費電子，計算還是工業(yè)領(lǐng)域，MAX II CPLD都是進(jìn)行控制路徑應(yīng)用最好的選擇，這些應(yīng)用都受成本和功耗預(yù)算的約束。MAX II器件提供更低的架構(gòu)、更低的功耗以及更高的密度，使之成為復(fù)雜控制應(yīng)用的最理想的解決方案，包括那些以前不可能采用CPLD的應(yīng)用。
關(guān)鍵字： MAXII 控制路徑 CPLD

獨特的功能——只有MAX II CPLD能夠提供

MAX? II CPLD 體系結(jié)構(gòu)中兩個獨特的功能是其他 CPLD 所不具有的：內(nèi)部振蕩器和 8 Kbits 非易失用戶閃存 ( 請參考圖 1) 。
關(guān)鍵字： MAX?II 體系結(jié)構(gòu) CPLD 獨特功能

FPGA系列相關(guān)圖書介紹

FPGA系列相關(guān)圖書介紹
關(guān)鍵字： VHDL FPGA CPLD AltiumDesign XilinxISE

使用MAX II CPLD 作為模擬鍵盤編碼器

CPLD 最常見的應(yīng)用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實現(xiàn)鍵盤功能。I/O 擴(kuò)展是CPLD 很普通的功能，使處理器采用很少的I/O 便可以解碼規(guī)模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O，但是在鍵盤解碼時沒有必要為每一開關(guān)提供一個I/O。采用較少的連線進(jìn)行鍵盤解碼的優(yōu)點在于減少了鍵盤到主電路板的走線數(shù)量，降低了鍵盤區(qū)開關(guān)矩陣的復(fù)雜度。本應(yīng)用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個I/O 和一個GND 引腳的大規(guī)模開
關(guān)鍵字： MAXII 模擬鍵盤 CPLD 編碼器

低功耗MAX II CPLD

Altera 的 MAX? II CPLD 系列自從推出以來，在低功耗應(yīng)用上大展身手，特別是新的零功耗 MAX IIZ ，它的動態(tài)功耗和待機(jī)功耗都是業(yè)界最低的。 Altera新的零功耗 MAX IIZ CPLD ，在 CPLD 業(yè)界實現(xiàn)了最低的靜態(tài)和動態(tài)功耗。 Altera? CPLD 能夠幫助您提高性能，同時降低功耗。
關(guān)鍵字： Altera 低功耗 MAXII CPLD

CPLD MAX II低成本架構(gòu)

基于極具突破性的新型CPLD架構(gòu)，MAX? II器件重新定義了CPLD的價值定位。傳統(tǒng)意義上，CPLD由基于宏單元的邏輯陣列塊（LAB）和特定的全局布線矩陣組成。對于基于宏單元的構(gòu)架，隨著邏輯密度的增加，布線區(qū)域呈指數(shù)性增長，因此當(dāng)密度大于512宏單元時，該架構(gòu)不具有高效的可升級性。
關(guān)鍵字：架構(gòu) CPLD Max

基于FPGA的數(shù)字式心率計的設(shè)計實現(xiàn)

心率計是常用的醫(yī)學(xué)檢查設(shè)備，實時準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個參數(shù)在測量時都是必要的。
關(guān)鍵字： VHDL 數(shù)字式 FPGA 心率計設(shè)計

VHDL結(jié)構(gòu)體的行為描述法

所謂結(jié)構(gòu)體的行為描述（behavioral descriptions），即對設(shè)計實體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級描述，
關(guān)鍵字： VHDL 結(jié)構(gòu)體行為描述法

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利用CPLD實現(xiàn)多路數(shù)據(jù)采集
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采用CPLD電器定時開關(guān)控制系統(tǒng)電路
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