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基于CPLD的FPGA快速配置電路的設(shè)計

在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理，該電路由4倍頻細(xì)分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實現(xiàn)。
關(guān)鍵字：交流伺服系統(tǒng) VHDL FPGA 光柵尺信號處理

隨著軟件產(chǎn)品的廣泛應(yīng)用，對軟件的知識產(chǎn)權(quán)保護(hù)也開始重要。軟件產(chǎn)品通過系列號碼加密，每一個軟件均有唯一的產(chǎn)品系列號碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時售出，用戶在使用時一套軟件要配備一塊加密板，通過控制加密板，就可以保證軟件產(chǎn)品安全。
關(guān)鍵字：知識產(chǎn)權(quán)保護(hù) 加密電路板 CPLD

介紹了應(yīng)用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。
關(guān)鍵字： VHDL 數(shù)字鎖相環(huán) FPGA

借助EDA工具軟件設(shè)計了一個邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺具有可移植性，使CPU對外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級成為新系統(tǒng)。
關(guān)鍵字：邏輯控制 EDA CPLD 電子秤

介紹了SDRAM的存儲體結(jié)構(gòu)、主要控制時序和基本操作命令，并且結(jié)合實際系統(tǒng)，給出了一種用FPGA實現(xiàn)的通用SDRAM控制器的方案。
關(guān)鍵字： VHDL 狀態(tài)機(jī) SDRAM

傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，采用CPLD進(jìn)行產(chǎn)品開發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。
關(guān)鍵字：電壓表控制核心 CPLD

CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅(qū)動、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點。而且CPLD的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實現(xiàn)，因而其互連關(guān)系簡單，電路的延時就是單元本身和集總總線的延時(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較
關(guān)鍵字：高速數(shù)據(jù)采集 CPLD

在數(shù)字電路設(shè)計中，當(dāng)需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因為這種專用單穩(wěn)態(tài)集成電路簡單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求較高時，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的，在對其進(jìn)行溫度補(bǔ)償時，調(diào)試過程相當(dāng)繁瑣，而且，電路工作
關(guān)鍵字：單穩(wěn)態(tài) 脈沖 CPLD

0 引言　　本系統(tǒng)以AD7892SQ和CPLD(復(fù)雜可編程邏輯器件)為核心設(shè)計了一個多路信號采集電路，包括模擬多路復(fù)用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語言V
關(guān)鍵字： EDA CPLD FPGA

同步時鐘信號是分布式錄波器系統(tǒng)任務(wù)順利完成的關(guān)鍵。介紹一種利用可編程CPLD器件實現(xiàn)性能優(yōu)良的分布式同步信號源。通過高度集成，將IRIG-B(DC)解碼器以及系統(tǒng)的各種同步邏輯電路集成在一個MAXII570芯片中，構(gòu)成一個高精度同步系統(tǒng)，從而達(dá)到最佳同步效果。
關(guān)鍵字：分布式同步邏輯 IRIG-B CPLD

設(shè)計了一種全新構(gòu)架的高性能數(shù)據(jù)采集系統(tǒng)。采用平衡式雙通道對稱結(jié)構(gòu)，可對32路輸入信號進(jìn)行靈活控制。系統(tǒng)中采用了高速A/D轉(zhuǎn)換器、大容量的FIFO SRAM、CPLD技術(shù)和PCI數(shù)據(jù)通信接口，實現(xiàn)了實時、高速的數(shù)據(jù)采集和處理。
關(guān)鍵字：高速實時數(shù)據(jù)采集平衡式雙通道 CPLD

數(shù)據(jù)采集系統(tǒng)是通過采樣電路將輸入的模擬信號轉(zhuǎn)換成離散信號，并送入CPU、MCU或DSP進(jìn)行處理。現(xiàn)在流行的基于PCI總線設(shè)計的采集卡是數(shù)據(jù)采集系統(tǒng)的主流，其優(yōu)點是可以利用PCI總線的研究成果快速的開發(fā)系統(tǒng)軟件，整體運(yùn)行速度快，能夠?qū)崿F(xiàn)實時采集實時處理。但在一些工業(yè)測控現(xiàn)場檢測大型設(shè)備時，從現(xiàn)場到機(jī)房有一定的距離，模擬信號傳到安裝在PC內(nèi)的PCI數(shù)據(jù)采集卡會有不同程度的衰減，且易受工業(yè)環(huán)境的干擾。而單純用由微控制器（MCU）為核心的數(shù)據(jù)采集系統(tǒng)時，把數(shù)據(jù)采集器置于被監(jiān)測的設(shè)備處，雖然可以避免模擬信號的衰減和
關(guān)鍵字：數(shù)據(jù)采集 ARM μC/OS-II CPLD

傳統(tǒng)意義上，ASIC和CPLD是低功耗競爭中當(dāng)仁不讓的贏家。但是由于相對成本較高，且用戶對高端性能和額外邏輯的要求也越來越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風(fēng)險。而例如FPGA這樣日益增長的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。
關(guān)鍵字：低功耗 ASIC CPLD 可編程半導(dǎo)體器件