vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)

今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
關(guān)鍵字：按鍵開(kāi)關(guān)矩陣系統(tǒng)斷電電路 CPLD

步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計(jì)

本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。
關(guān)鍵字：步進(jìn)電機(jī) VHDL 步進(jìn)角

基于VHDL的HDB3編碼器設(shè)計(jì)

利用四進(jìn)程和結(jié)構(gòu)化設(shè)計(jì)兩種不同的VHDL程序設(shè)計(jì)方法，對(duì)HDB3編碼器進(jìn)行了設(shè)計(jì)、實(shí)現(xiàn)和功能分析。設(shè)計(jì)的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的兩種HDB3編碼器，具有好的編碼功能。其中，結(jié)構(gòu)化設(shè)計(jì)的HDB3編碼器對(duì)FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
關(guān)鍵字： VHDL HDB3編碼器結(jié)構(gòu)化設(shè)計(jì)

基于CPLD的高效多串口中斷方案

在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來(lái)擴(kuò)展串口無(wú)疑是大量的資源浪費(fèi)。針對(duì)這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實(shí)現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來(lái)管理多個(gè)擴(kuò)展串口，并保證多個(gè)串口中斷的無(wú)漏檢測(cè)與服務(wù)。
關(guān)鍵字：多串口中斷源電平轉(zhuǎn)換 CPLD

基于CPLD的八段數(shù)碼顯示管驅(qū)動(dòng)電路設(shè)計(jì)

時(shí)鐘脈沖計(jì)數(shù)器的輸出經(jīng)過(guò)3 線—8 線譯碼器譯碼其輸出信號(hào)接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個(gè)，通過(guò)八選一數(shù)據(jù)選擇器的地址碼來(lái)選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個(gè)數(shù)碼管就可以輪流顯示八個(gè)數(shù)字，如果時(shí)鐘脈沖頻率合適，可實(shí)現(xiàn)八個(gè)數(shù)碼管同時(shí)被點(diǎn)亮的視覺(jué)效果。
關(guān)鍵字：八位數(shù)碼管共陰極 CPLD

基于FPGA的數(shù)據(jù)并轉(zhuǎn)串SPI發(fā)送模塊的設(shè)計(jì)

SPI 接口應(yīng)用十分廣泛，在很多情況下，人們會(huì)用軟件模擬的方法來(lái)產(chǎn)生SPI 時(shí)序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展，人們往往需要自己設(shè)計(jì)簡(jiǎn)單的SPI 發(fā)送模塊。本文介紹一種基于FPGA 的將并行數(shù)據(jù)以SPI 串行方式自動(dòng)發(fā)送出去的方法。
關(guān)鍵字： SPI VHDL FPGA

基于DSP/CPLD的嵌入式儀表硬件平臺(tái)

文所要設(shè)計(jì)的是一種脫機(jī)型儀表硬件平臺(tái)。平臺(tái)應(yīng)可以滿足一般的數(shù)據(jù)采集的實(shí)時(shí)性要求，可以靈活的適用于多種不同的應(yīng)用場(chǎng)合，可實(shí)現(xiàn)多種類(lèi)型信號(hào)的采集和處理，結(jié)構(gòu)小巧緊湊，便于現(xiàn)場(chǎng)處理，還能與PC機(jī)或其他設(shè)備進(jìn)行通信和交換數(shù)據(jù)。對(duì)此，我們構(gòu)建了基于DSP和CPLD技術(shù)的硬件平臺(tái)。
關(guān)鍵字：圖像采集儀表硬件平臺(tái) CPLD

基于CPLD的SDRAM控制器的設(shè)計(jì)

SDRAM的讀寫(xiě)邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無(wú)法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡(jiǎn)化主機(jī)對(duì)SDRAM的讀寫(xiě)控制。通過(guò)設(shè)計(jì)基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。
關(guān)鍵字：刷新時(shí)序 CPLD SDRAM

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現(xiàn)

為了實(shí)現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實(shí)現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實(shí)現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺(tái)上用VerilogHDL進(jìn)行編程，并通過(guò)了VC編寫(xiě)程序的數(shù)據(jù)傳輸?shù)尿?yàn)證。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯?wèn)題提供了一種解決方法。
關(guān)鍵字：有限狀態(tài)機(jī) 數(shù)據(jù)包 CPLD

基于VHDL的時(shí)鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現(xiàn)

在EAST分布式中央定時(shí)同步系統(tǒng)中，時(shí)鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對(duì)基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對(duì)輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出，本設(shè)計(jì)中采用VHDL語(yǔ)言進(jìn)行編程，實(shí)現(xiàn)了多路時(shí)鐘分頻信號(hào)的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時(shí)間精度，最后在QuartusⅡ9．0軟件上時(shí)設(shè)計(jì)的波形進(jìn)行分析，驗(yàn)證了該設(shè)計(jì)的可行性。
關(guān)鍵字：觸發(fā)延遲中央定時(shí)同步系統(tǒng) VHDL

基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化

本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無(wú)需使用專(zhuān)用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
關(guān)鍵字：片內(nèi)振蕩器 SoC CPLD

基于CPLD的數(shù)字延遲線設(shè)計(jì)

如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來(lái)實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
關(guān)鍵字：數(shù)字延遲線延遲誤差 CPLD

基于CPLD的CMI編碼的實(shí)現(xiàn)

本文針對(duì)光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開(kāi)發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
關(guān)鍵字： CMI編碼光纖通信 CPLD

應(yīng)用VHDL設(shè)計(jì)通信編碼波形

要實(shí)現(xiàn)不同的編碼方式關(guān)鍵是要找到合適的算法，并且要求算法必須簡(jiǎn)潔亦兼容。筆者在這里主要采用了對(duì)比、聯(lián)合和模塊化的設(shè)計(jì)方法，使每一種編碼成為一個(gè)獨(dú)立模塊，但又共用同一個(gè)或多個(gè)時(shí)鐘。由此，大大節(jié)約了程序的存儲(chǔ)空間，減少了程序的調(diào)試時(shí)間。
關(guān)鍵字：仿真波形編碼 VHDL

基于VHDL的AVS環(huán)路濾波器設(shè)計(jì)

AVS 視頻標(biāo)準(zhǔn)中，自適應(yīng)環(huán)路器在實(shí)現(xiàn)時(shí)存在許多條件運(yùn)算（如濾波強(qiáng)度的計(jì)算、邊界閾值和跳轉(zhuǎn)等的計(jì)算）及其對(duì)于數(shù)據(jù)的訪問(wèn)比較繁瑣，使得濾波器的算法復(fù)雜度很高。并且塊效應(yīng)可能會(huì)出現(xiàn)在每個(gè)8x8 塊的邊界上。而該濾波器以8x8 塊為單位進(jìn)行濾波，減少對(duì)存儲(chǔ)器的訪問(wèn)，加快了處理速度，大大節(jié)省了算法的硬件實(shí)現(xiàn)面積。并且適當(dāng)增加片上存儲(chǔ)空間來(lái)緩解外存的壓力來(lái)提高濾波模塊的效率，采用VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)、仿真，通過(guò)FPGA驗(yàn)證。綜合仿真結(jié)果表明，該設(shè)計(jì)占用資源較少。
關(guān)鍵字： AVS 環(huán)路濾波 VHDL