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Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
- 關鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
實驗22 4位串行累加器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實現(xiàn)累加器的原理及實現(xiàn)方法實驗任務設計一個4位串行累加器，電路原理框圖如圖所示，在開關K處設置串行輸入數(shù)據(jù)，在CP端輸入8個脈沖，將完成一次，兩個四位串行數(shù)據(jù)的相加，結果存D-A中。實驗原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務。累加器是一個具有特殊功能的二進制寄存器，可以存放計算產(chǎn)生的中間結果，省去了計算單元的讀取操作，能加快計算單
- 關鍵字： 累加器 FPGA Lattice Diamond Verilog HDL
實驗21：智力競賽搶答器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握搶答器原理；（3）學習用Verilog HDL描述方法描述搶答器。實驗任務本實驗的任務是設計一個智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開關k1,k2,k3,k4表示主持人復位開始搶答，獲得搶答的選手顯示對應led，答題時間超過30秒報警每位選手初始分數(shù)5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數(shù)顯示在數(shù)碼管實驗原理根據(jù)搶答器的功能，
- 關鍵字： 搶答器 FPGA Lattice Diamond Verilog HDL
實驗20：步進電機2
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機技術與實現(xiàn)方法；（3）學習用Verilog HDL行為描述方法描述步進電機。實驗任務本實驗的任務設計一個步進電機運行控制電路，A、B、C、D分別表示步進電機的四相繞組，步進電機按四相四拍的方式運行。如要求電機正傳時，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實驗原理為了
- 關鍵字： 步進電機 FPGA Lattice Diamond Verilog HDL
實驗19：步進電機1
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機的原理和設計方法；（3）學習用Verilog HDL描述一個步進電機電路。實驗任務本實驗的任務是設計控制四相繞組的步進電機電機正轉、反轉、停止的控制電路。要求如下：電機運轉規(guī)律為：正轉30s→停10s→反轉30s→停10s→正轉30s……實驗原理步進電機是將電脈沖信號轉變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進電機件。當電流流過定子繞組時，定子繞組產(chǎn)生一矢量磁場。該磁場會帶動轉子旋轉一角度，使得轉
- 關鍵字： 步進電機 FPGA Lattice Diamond Verilog HDL
實驗18：秒表計數(shù)器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握計數(shù)器原理；（3）掌握用Verilog HDL數(shù)據(jù)流和行為級描述寄存器單元的方法。實驗任務設計簡單秒表(60進制），并要求帶啟動、復位、暫停功能。實驗原理如下所示，秒表（60進制）即顯示從00到59循環(huán)跳轉計數(shù)。并且通過開關設置，達到復位至00，任意時刻暫停和啟動的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時頻率，實現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時。通過
- 關鍵字： 秒表計數(shù)器 FPGA Lattice Diamond Verilog HDL
實驗17：分頻器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握分頻器原理；（3）學習用Verilog HDL行為級描述時序邏輯電路。實驗任務設計一個任意整數(shù)分頻器。實驗原理時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻
- 關鍵字： 分頻器 FPGA Lattice Diamond Verilog HDL
實驗16：扭環(huán)形計數(shù)器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握扭環(huán)形計數(shù)器原理；（3）學習用Verilog HDL行為級描述時序邏輯電路。實驗任務設計一個右移扭環(huán)形計數(shù)器。實驗原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入，這樣就構成了一個扭環(huán)形計數(shù)器。初始化復位時，給q0一個初值0000，則在循環(huán)過程中依次為：000010001100111011110111001100010000。Verilog HDL建模描述用行為級描述右移扭環(huán)形計數(shù)器程序清單tw
- 關鍵字： 扭環(huán)形計數(shù)器 FPGA Lattice Diamond Verilog HDL
實驗15：環(huán)形計數(shù)器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握環(huán)形計數(shù)器原理；（3）學習用Verilog HDL行為級描述時序邏輯電路。實驗任務設計一個4位右循環(huán)一個1的環(huán)形計數(shù)器。實驗原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個觸發(fā)器中只有一個輸出為1，另外3個為0，這樣就構成了一個環(huán)形計數(shù)器。初始化復位時，給q0一個置位信號，則唯一的1將在環(huán)形計數(shù)器中循環(huán)移位，每4個時鐘同期輸出一個高電平脈沖。Verilog HDL建模描述用行為級描述
- 關鍵字： 環(huán)形計數(shù)器 FPGA Lattice Diamond Verilog HDL
實驗14：移位寄存器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握移位寄存器原理；（3）學習用Verilog HDL行為級描述時序邏輯電路。實驗任務本實驗的任務是設計一個7位右移并行輸入、串行輸出的移位寄存器。實驗原理如果將多個觸發(fā)器級聯(lián)就構成一個多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個置數(shù)/移位控制信號。當LD/SHIFT為1時，在CP作用下，從輸入端A、B、C、D并行接收數(shù)據(jù)；當LD/SHIFT為0時，在
- 關鍵字： 移位寄存器 FPGA Lattice Diamond Verilog HDL
實驗13：JK觸發(fā)器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握JK觸發(fā)器原理；（3）學習用Verilog HDL語言行為機描述方法描述JK觸發(fā)器電路。實驗任務本實驗的任務是設計一個JK觸發(fā)器實驗原理帶使能端RS鎖存器的輸入端R=S=1時，鎖存器的次態(tài)不確定，這一因素限制了其應用。為了解決這個問題，根據(jù)雙穩(wěn)態(tài)元件兩個輸出端互補的特點，用Q和非Q反饋控制輸入信號，并用J代替S,用K代替R,構成了J-K鎖存器。Verilog HDL建模描述用行為級描述實現(xiàn)的帶異步
- 關鍵字： JK觸發(fā)器 FPGA Lattice Diamond Verilog HDL
實驗12：邊沿觸發(fā)的D觸發(fā)器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握D觸發(fā)器原理；（3）學習用Verilog HDL語言行為機描述方法描述D觸發(fā)器電路。實驗任務本實驗的任務是描述一個帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關的狀態(tài)作為觸發(fā)器輸入信號d，觸發(fā)器的輸出信號q和~q，用來分別驅動開發(fā)板上的LED，在clk上升沿的驅動下，當撥碼開關狀態(tài)變化時LED狀態(tài)發(fā)生相應變化。實驗原理從D觸發(fā)器的特
- 關鍵字： D觸發(fā)器 FPGA Lattice Diamond Verilog HDL
實驗11：RS觸發(fā)器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握RS觸發(fā)器原理；（3）學習用Verilog HDL語言行為級描述方法描述RS觸發(fā)器電路。實驗任務本實驗的任務是描述一個RS觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關的狀態(tài)作為觸發(fā)器輸入信號S,R，觸發(fā)器的輸出信號Q和非Q，用來分別驅動開發(fā)板上的LED，在clk上升沿的驅動下，當撥碼開關狀態(tài)變化時LED狀態(tài)發(fā)生相應變化。實驗原理基本RS觸發(fā)器可以由兩
- 關鍵字： RS觸發(fā)器 FPGA Lattice Diamond Verilog HDL
實驗10：七段數(shù)碼管
- 1. 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握數(shù)碼管驅動；（3）學習用Verilog HDL描述數(shù)碼管驅動電路。2. 實驗任務在數(shù)碼管上顯示數(shù)字。3. 實驗原理數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結構如下圖
- 關鍵字： 七段數(shù)碼管 FPGA Lattice Diamond Verilog HDL
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