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一種基于VHDL的洗衣機(jī)控制器設(shè)計(jì)
- 摘要：為降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，提出一種基于VHDL的洗衣機(jī)控制器的設(shè)計(jì)方案。該方案采用模塊化的設(shè)計(jì)思想，并使用狀態(tài)機(jī)完成控制模塊的設(shè)計(jì)。整個(gè)系統(tǒng)在QuartusⅡ開發(fā)平臺(tái)上完成設(shè)計(jì)、編譯和仿真，并在FPGA硬件實(shí)驗(yàn)箱上進(jìn)行測(cè)試。仿真波形和測(cè)試結(jié)果均表明該設(shè)計(jì)方案切實(shí)可行。 為提高洗衣機(jī)控制系統(tǒng)的智能性，以及定時(shí)和轉(zhuǎn)速的精確度，目前洗衣機(jī)控制系統(tǒng)通常采用數(shù)字電路而不是傳統(tǒng)的機(jī)械式控制。隨著EDA(Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化)技術(shù)的發(fā)展，采用硬件描述語言在
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ChipDesign ISE 11 設(shè)計(jì)工具視點(diǎn)
- ? 作為一個(gè)負(fù)責(zé)FPGA?企業(yè)市場(chǎng)營(yíng)銷團(tuán)隊(duì)工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA?正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA?在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP?引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)?！ ∫虼?，在摩爾定律的作用下，F(xiàn)PGA?產(chǎn)業(yè)的門數(shù)量不斷增加，性能與專門功能逐漸加強(qiáng)，使得?FPGA?在電子系統(tǒng)
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基于FPGA的數(shù)字濾波器設(shè)計(jì)
- 利用VHDL語言設(shè)計(jì)數(shù)字濾波器，主要在于如何實(shí)現(xiàn)乘法。乘法常用的實(shí)現(xiàn)方法有位串行乘法、分布式算法和并行乘法等。位串行乘法能節(jié)省大量硬件資源，但運(yùn)算周期過長(zhǎng)，對(duì)于數(shù)字濾波器這種高速率要求不宜采取。分布式算法是現(xiàn)在比較流行的一種乘法實(shí)現(xiàn)方式，所用硬件資源較少，運(yùn)算速率也較快，但這只是針對(duì)小位寬乘法來說。對(duì)于數(shù)字濾波器的較大位寬的乘法，不宜采取。并行乘法，算法實(shí)現(xiàn)簡(jiǎn)單直觀，對(duì)于現(xiàn)在資源豐富的FPGA，很好實(shí)現(xiàn)
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基于FPGA的多功能電子密碼鎖設(shè)計(jì)
- 0 引言 傳統(tǒng)機(jī)械鎖的防盜功能差，在現(xiàn)代高科技安防系統(tǒng)中無法起到作用，已逐步被更可靠、更智能的電子數(shù)字密碼鎖代替。目前市場(chǎng)上的大部分密碼鎖產(chǎn)品是以單片機(jī)為核心的，利用軟件進(jìn)行控制，實(shí)際應(yīng)用中系統(tǒng)穩(wěn)定性較差且成本高。本文研究的是電子密碼鎖的一種純硬件實(shí)現(xiàn)方案，為彌補(bǔ)傳統(tǒng)技術(shù)的不足，采用EDA技術(shù)在可編程芯片上實(shí)現(xiàn)密碼的存儲(chǔ)、運(yùn)算等操作，使產(chǎn)品既具有硬件的安全性和高速性，又具有軟件開發(fā)的靈活性和易維護(hù)性。 1 主要技術(shù)與開發(fā)環(huán)境 1.1 EDA技術(shù)及特點(diǎn) EDA(Electronic Design A
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基于FPGA的ARM并行總線設(shè)計(jì)與仿真分析
- 在數(shù)字系統(tǒng)的設(shè)計(jì)中，F(xiàn)PGA+ARM的系統(tǒng)架構(gòu)得到了越來越廣泛的應(yīng)用，F(xiàn)PGA主要實(shí)現(xiàn)高速數(shù)據(jù)的處理;ARM主要實(shí)現(xiàn)系統(tǒng)的流程控制。人機(jī)交互。外部通信以及FPGA控制等功能。I2C、SPI等串行總線接口只能實(shí)現(xiàn)FPGA和ARM之間的低速通信; 當(dāng)傳輸?shù)臄?shù)據(jù)量較大。要求高速傳輸時(shí)，就需要用并行總線來進(jìn)行兩者之間的高速數(shù)據(jù)傳輸。
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基于FPGA的采集卡的圖像增強(qiáng)算法應(yīng)用研究
- 圖像在采集過程中不可避免地會(huì)受到傳感器靈敏度、噪聲干擾以及模數(shù)轉(zhuǎn)化時(shí)量化問題等因素影響而導(dǎo)致圖像無法達(dá)到人眼的視覺效果，為了實(shí)現(xiàn)人眼觀察或者機(jī)器自動(dòng)分析的目的，對(duì)原始圖像所做的改善行為，就被稱作圖像增強(qiáng)技術(shù)。
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基于VHDL的QPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)與仿真
- 文中詳細(xì)介紹了QPSK技術(shù)的工作原理和QPSK調(diào)制、解調(diào)的系統(tǒng)設(shè)計(jì)方案，并通過VHDL語言編寫調(diào)制解調(diào)程序和QuaitusII軟件建模對(duì)程序進(jìn)行仿真，通過引腳鎖定，下載程序到FPGA芯片EP1K30TC144-3中驗(yàn)證。軟件仿真和硬件驗(yàn)證結(jié)果表明了該設(shè)計(jì)的正確性和可行性，由于采用FPGA芯片，減小了硬件設(shè)計(jì)的復(fù)雜性，該設(shè)計(jì)具有便于移植維護(hù)和升級(jí)的特點(diǎn)。
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VHDL設(shè)計(jì)進(jìn)階:邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)
- 4.5.1 always塊語言指導(dǎo)原則使用always塊進(jìn)行可綜合的代碼設(shè)計(jì)時(shí)需要注意以下幾個(gè)問題。(1)每個(gè)always塊只能有一個(gè)事件控制“@(event-expression)”，而且要緊跟在always關(guān)鍵字后面。(2)always塊可以表示
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基于FPGA的IRIG-B標(biāo)準(zhǔn)DC code編碼器VHDL設(shè)計(jì)
- 為了實(shí)現(xiàn)靶場(chǎng)時(shí)統(tǒng)終端輸出IRIG-B標(biāo)準(zhǔn)DC code信號(hào)，采用VHDL語言在FPGA邏輯電路中設(shè)計(jì)了DC code編碼器硬件電路，通過QuartusⅡ軟件建立工程文件對(duì)VHDL語言DC code編碼器電路進(jìn)行編譯和仿真，獲得了符合IRIG-B標(biāo)準(zhǔn)的DC code信號(hào)。經(jīng)過實(shí)踐驗(yàn)證，該電路具有實(shí)現(xiàn)方法簡(jiǎn)單、電路穩(wěn)定性好、精度高的特點(diǎn)，實(shí)測(cè)同步精度小于1μs。
- 關(guān)鍵字： IRIG-B FPGA code VHDL
vhdl 介紹
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后 [ 查看詳細(xì) ]
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