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FPGA實戰(zhàn)演練邏輯篇3：FPGA與CPLD
- 盡管很多人聽說過FPGA和CPLD，但是關(guān)于FPGA與CPLD之間的區(qū)別，了解的人可能不是很多。雖然FPGA與CPLD都是“可反復編程的邏輯器件”，但是在技術(shù)上
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基于CPLD實現(xiàn)QPSK調(diào)制電路的設(shè)計
- QPSK是數(shù)字通信系統(tǒng)中一種常用的多進制調(diào)制方式。其調(diào)制的基本原理：對輸入的二進制序列按每兩位碼元分為一組，用載波的四種相位表征它們。實際
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基于MAX 7 0 0 0A與CYUSB3014的USB3.0數(shù)據(jù)采集系統(tǒng)
- 基于MAX 7 0 0 0A與CYUSB3014的USB3.0數(shù)據(jù)采集系統(tǒng)的設(shè)計, 0 引言目前高速數(shù)據(jù)采集技術(shù)越來越得到人們的重視，傳統(tǒng)的USB 2.0采集平臺理論帶寬只有480 Mbps，實際傳輸能力只有30 Mb/s左右，而USB 3.0采集平臺理論帶寬達到了5Gbps，能有效解決USB2.0采集系統(tǒng)的缺陷。目前一些
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EDA技術(shù)在數(shù)字電路設(shè)計方案中的影響
- 隨著科學研究與技術(shù)開發(fā)市場化，采用傳統(tǒng)電子設(shè)計手段在較短時間內(nèi)完成復雜電子系統(tǒng)設(shè)計，已經(jīng)越來越難完成了。EDA(EleCTRonICs Design Automation)技術(shù)是隨著集成電路和計算機技術(shù)飛速發(fā)展應運而生一種高級、快速、有效電子設(shè)計自動化工具?！ ?、EDA技術(shù) EDA(電子線路設(shè)計座自動化)是以計算機為工作平臺、以硬件描述語言(VHDL)為設(shè)計語言、以可編程器件(CPLD/FPGA)為實驗載體、以ASIC/SOC芯片為目標器件、進行必要元件建模和系統(tǒng)仿真電子產(chǎn)品自
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【E課題】FPGA/CPLD數(shù)字電路原理介紹
- 當產(chǎn)生門控時鐘的組合邏輯超過一級時，證設(shè)計項目的可靠性變得很困難。即使樣機或仿真結(jié)果沒有顯示出靜態(tài)險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鐘控PLD設(shè)計中的觸發(fā)器。 圖1給出一個含有險象的多級時鐘的例子。時鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鐘(CLK)和該時鐘的2分頻 (DIV2)。由圖1的定時波形圖看出，在兩個時鐘均為邏輯1的情況下，當SEL線的狀態(tài)改變時，存在靜態(tài)險象。險象的程度取決于工作的條件。 多級邏輯的險象是可以去除的
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數(shù)字電路設(shè)計入門之數(shù)字設(shè)計的任務(wù)和兩項基本功
- 這次我們講一講如何入門學習硬件描述語言和數(shù)字邏輯電路;學習數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》，其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
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FPGA實戰(zhàn)演練邏輯篇：FPGA與CPLD
- 盡管很多人聽說過FPGA和CPLD，但是關(guān)于FPGA與CPLD之間的區(qū)別，了解的人可能不是很多。雖然FPGA與CPLD都是“可反復編程的邏輯器件”，但是在技術(shù)上卻有一些差異。簡單地說，F(xiàn)PGA就是將CPLD的電路規(guī)模、功能、性能等方面強化之后的產(chǎn)物。(特權(quán)同學版權(quán)所有) 一般而言， FPGA與CPLD之間的區(qū)別如表1.1所示。(特權(quán)同學版權(quán)所有) 表1.1 FPGA和CPLD的比較 ? 總而言之，F(xiàn)PGA和CPLD最大的區(qū)別是他們的存儲
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基于CPLD的光伏逆變器鎖相及保護電路設(shè)計
- 0 引言 在光伏并網(wǎng)系統(tǒng)的逆變器電路中，對電網(wǎng)電壓的鎖相是一項關(guān)鍵技術(shù)。由于電力系統(tǒng)在工作時會產(chǎn)生較大的電磁干擾，因此，其簡單的鎖相方法很容易受到干擾而失鎖，從而導致系統(tǒng)無法正常運行。在這種情況下，設(shè)計采用對電網(wǎng)電壓進行過零檢測后再將信號送人CPLD，然后由CPLD實現(xiàn)對電網(wǎng)電壓進行數(shù)字鎖相的方法，可以有效地防止相位因干擾而發(fā)生抖動或者失鎖的現(xiàn)象，保證系統(tǒng)的正常運行。另外，本系統(tǒng)還使用CPLD對DSP產(chǎn)生的PWM波控制信號和系統(tǒng)運行時的各項參數(shù)進行監(jiān)控，一旦發(fā)現(xiàn)異常，立即使系統(tǒng)停機，并通知DSP
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基于DSP+CPLD的伺服控制卡的設(shè)計
- 0 引 言 隨著先進制造技術(shù)的迅速發(fā)展，對運動控制的精度要求也越來越高，而運動伺服控制系統(tǒng)的性能很大程度上取決于伺服控制算法，通過運動控制與智能控制的融合，從改進傳統(tǒng)的PID控制，到現(xiàn)代的最優(yōu)控制、自適應控制、智能控制技術(shù)，應用先進的智能控制策略達到高質(zhì)量的運動控制效果，已經(jīng)成為當前研究的一個熱點。 由于運動伺服控制系統(tǒng)中存在負載模型參數(shù)的變化，機械摩擦、電機飽和等非線性因素，造成受控對象的非線性和模型不確定性，使得需要依靠精確的數(shù)學模型，系統(tǒng)模型參數(shù)的常規(guī)PID控制很難獲得超高精度、快響
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基于CPLD的編碼器解碼接口、PWM輸出方案及其在運動控制卡和伺服驅(qū)動器中的應用
- 引言 在數(shù)控機床或其他數(shù)控設(shè)備中，往往都會用到光柵尺或編碼器等位置傳感部件，用以來測量機械運動部件的實際運動位置及速度信息。那么光柵尺或編碼器測量到的數(shù)值，就需要專門的接收部件來處理。一般的編碼器輸出的信號是AB(或ABZ)相正交編碼信號，之所以這樣編碼也是為了將方向信息加入碼流，同時也有利抗干擾等方面的處理。因此在接收這個信號時就需要專門的解碼接口電路，將所得的數(shù)據(jù)也就是實際運動位置/位置信息傳遞給處理單元，或通過總線(比如PCI)傳遞給數(shù)控設(shè)備的中央控制系統(tǒng)中，讓控制系統(tǒng)的軟硬件根據(jù)測來的實
- 關(guān)鍵字： PWM CPLD
基于FPGA的伺服驅(qū)動器分周比設(shè)計與實現(xiàn)
- 引 言 電動機是各類數(shù)控機床的重要執(zhí)行部件。要實現(xiàn)對電動機的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測出來。光電編碼器是目前最常用的檢測器件。光電編碼器分為增量式、絕對式和混合式。其中，增量式以其構(gòu)造簡單，機械壽命長，易實現(xiàn)高分辨率等優(yōu)點，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個脈沖。在應用中，經(jīng)常需要對A相、B相正交脈沖按照一定的比例，即分周比進行分頻。分頻的難點是，無論設(shè)定分
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基于AT89S52和CPLD的數(shù)字轉(zhuǎn)速表設(shè)計
- 介紹了以89S52單片機和復雜可編程邏輯器件(CPLD)為核心的數(shù)字轉(zhuǎn)速表的設(shè)計。采用CPLD來實現(xiàn)轉(zhuǎn)速、周期、脈寬和占空比的測量計數(shù)，單片機完成測試控制、數(shù)據(jù)處理和顯示輸出。同時，運用等精度的設(shè)計方法，克服了基于傳統(tǒng)測速原理轉(zhuǎn)速表的測量精度隨被測轉(zhuǎn)速的下降而降低的缺點。實驗結(jié)果表明，所設(shè)計的數(shù)字轉(zhuǎn)速表性能穩(wěn)定，測量精度高。 基于單片機和CPLD的數(shù)字轉(zhuǎn)速表設(shè)計
- 關(guān)鍵字： AT89S52 CPLD
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