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UWB - 智能物聯(lián)的未來之星，你怎么看他？低功耗Wi-Fi解決方案在智能家居的應(yīng)用和發(fā)展結(jié)合超寬帶測距和雷達(dá)功能以實(shí)現(xiàn)高級(jí)IoT應(yīng)用來這里瞧瞧NXP技術(shù)培訓(xùn)視頻吧>>

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vhdl-ams 文章進(jìn)入vhdl-ams技術(shù)社區(qū)

MCS-51單片機(jī)與PLD 可編程器件接口設(shè)計(jì)

摘要：采用Lattice公司的PLD器件ISPLSI1032，基于VHDL描述語言設(shè)計(jì)了一種MCS-51單片機(jī)與PLD可編程邏輯器件的接 ...
關(guān)鍵字：單片機(jī) PLD EDA VHDL

基于VHDL的DRAM控制器設(shè)計(jì)

基于VHDL的DRAM控制器設(shè)計(jì), 80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導(dǎo)產(chǎn)品之一，已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi)，集成有DRAM RCU單元，即DRAM刷新控制單元。RCU單元可以自動(dòng)產(chǎn)生
關(guān)鍵字：設(shè)計(jì) 控制器 DRAM VHDL 基于

基于VHDL的通信編碼波形的設(shè)計(jì)與仿真

引言信號(hào)傳輸一般可分為兩大部分：編碼與解碼。其中編碼要求根據(jù)所傳輸信號(hào)特點(diǎn)選擇合適的編碼方式。由于不同的信號(hào)在不同的環(huán)境中進(jìn)行傳輸，受到的干擾是不同的，而選擇合適的編碼方法可以最大限度的避免干擾，使通
關(guān)鍵字：設(shè)計(jì) 仿真波形編碼 VHDL 通信基于

基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計(jì)

基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計(jì),VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計(jì)、多層次的硬件描述語言，是集行為描述、RTL
關(guān)鍵字：優(yōu)化設(shè)計(jì) 電路 VHDL CPLD/FPGA 基于

基于EP1C6Q240C8和VHDL的定時(shí)器的方案設(shè)計(jì)

本設(shè)計(jì)采用可編程芯片和VHDL語言進(jìn)行軟硬件設(shè)計(jì)，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz，因而計(jì)時(shí)精度很高。本設(shè)計(jì)采用逐位設(shè)定預(yù)置時(shí)間，其最長時(shí)間設(shè)定可長達(dá)99小
關(guān)鍵字： 240C Q240 VHDL 240

基于FPGA與單片機(jī)的波形發(fā)生器設(shè)計(jì)

摘要：利用FPGA與單片機(jī)相結(jié)合的方法，使用單片機(jī)控制FPGA產(chǎn)生頻率為10Hz~20kHz的正弦波，鋸齒波，三角波和四路分別 ...
關(guān)鍵字： FPGA 單片機(jī) VHDL DDS

基于VHDL的SDRAM接口設(shè)計(jì)

基于VHDL的SDRAM接口設(shè)計(jì),RAM通常用于數(shù)據(jù)和程序的緩存,隨著半導(dǎo)體工業(yè)的發(fā)展，RAM獲得了飛速的發(fā)展，從RAM、DRAM(Dynamic RAM，即動(dòng)態(tài)RAM)發(fā)展到SDRAM(Synchronous Dynamic RAM，即同步動(dòng)態(tài)RAM)，RAM的容量越來越大、速度越來越高，可以說存
關(guān)鍵字：設(shè)計(jì) 接口 SDRAM VHDL 基于

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用

摘　要】　通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與 ...
關(guān)鍵字： VHDL FPGA CPLD EDA

VHDL語言中信號(hào)的不同形式設(shè)置

VHDL語言中信號(hào)的不同形式設(shè)置,摘要：通過一個(gè)偶同位產(chǎn)生器邏輯功能的實(shí)現(xiàn)過程，介紹了VHDL語言中信號(hào)設(shè)置的不同方式及注意事項(xiàng)，并給出了完整的程序代碼。關(guān)鍵詞：VHDL；程序1概述VHDL是一種快速的電路設(shè)計(jì)工具，功能涵蓋了電路描述、電路合成、
關(guān)鍵字：形式設(shè)置不同信號(hào) 語言 VHDL

基于VHDL的異步FIFO設(shè)計(jì)

摘要：FIFO經(jīng)常應(yīng)用于從一個(gè)時(shí)鐘域傳輸數(shù)據(jù)到另一個(gè)異步時(shí)鐘域。為解決異步FIFO設(shè)計(jì)過程中空滿標(biāo)志判斷難以及FPGA亞穩(wěn)態(tài)的問題，提出一種新穎的設(shè)計(jì)方案，即利用格雷碼計(jì)數(shù)器(每次時(shí)鐘到來僅有1位發(fā)生改變)表示讀／寫
關(guān)鍵字：設(shè)計(jì) FIFO 異步 VHDL 基于

用VHDL語言開發(fā)的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)

用VHDL語言開發(fā)的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì),0 引言　　出租車計(jì)價(jià)系統(tǒng)較多的是利用單片機(jī)進(jìn)行控制，但較易被私自改裝，且故障率相對較高，且不易升級(jí);而FPGA具有高密度、可編程及有強(qiáng)大的軟件支持等特點(diǎn)，所以設(shè)計(jì)的產(chǎn)品具有功能強(qiáng)、可靠性高、易于修改等特點(diǎn)。
關(guān)鍵字：計(jì)費(fèi)系統(tǒng) 設(shè)計(jì) 出租車開發(fā) 語言 VHDL

VHDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

1引言EDA（電子設(shè)計(jì)自動(dòng)化）關(guān)鍵技術(shù)之一是采用硬件描述語言（HDL）描述電路系統(tǒng)，包括電路結(jié)構(gòu)、行為方式、...
關(guān)鍵字： VHDL

用VHDL設(shè)計(jì)有限狀態(tài)機(jī)的方法

用VHDL設(shè)計(jì)有限狀態(tài)機(jī)的方法,現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)一般都采用自頂向下的模塊化設(shè)計(jì)方法。即從整個(gè)系統(tǒng)的功能出發(fā)，將系統(tǒng)分割成若干功能模塊。在自頂向下劃分的過程中，最重要的是將系統(tǒng)或子系統(tǒng)按計(jì)算機(jī)組成結(jié)構(gòu)那樣劃分成控制器和若干個(gè)受控制的
關(guān)鍵字：方法狀態(tài) 有限設(shè)計(jì) VHDL

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?,【摘　要】　通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
關(guān)鍵詞：VHDL，F(xiàn)PGA／CPLD，EDA
關(guān)鍵字：開發(fā) 應(yīng)用 CPLD FPGA 語言 VHDL

汽車尾燈VHDL設(shè)計(jì)

汽車尾燈VHDL設(shè)計(jì)標(biāo)簽/分類：
1．系統(tǒng)設(shè)計(jì)要求
用6個(gè)發(fā)光管模擬6個(gè)汽車尾燈（左右各3個(gè)），用4個(gè)開關(guān)作為汽車控制信號(hào),分別為：左拐、右拐、故障和剎車。
車勻速行駛時(shí)，6個(gè)汽車尾燈全滅；右拐時(shí)，車右邊
關(guān)鍵字： VHDL 汽車尾燈

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vhdl-ams介紹

　　即IEEE 1076.1標(biāo)準(zhǔn)。　　VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細(xì) ]

vhdl-ams電路

一種多功能電子密碼鎖的VHDL設(shè)計(jì)
FPGA實(shí)現(xiàn)的數(shù)字密碼鎖
基于FPGA的通用數(shù)控分頻器的設(shè)計(jì)與實(shí)現(xiàn)
基于VHDL的洗衣機(jī)控制器的設(shè)計(jì)

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CPLD VHDL 如何在一個(gè)時(shí)鐘周期的低電平期間產(chǎn)生多個(gè)脈沖？
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