基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真, 針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計的新型設(shè)計方法及其FPGA實現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計的
關(guān)鍵字：
設(shè)計 FPGA 仿真 系統(tǒng) SDH VHDL 復(fù)用器 基于
基于FPGA和VHDL語言的多按鍵狀態(tài)識別系統(tǒng), 這里提出一種利用FPGA的I/0端口數(shù)多和可編程的特點，采用VHDL語言的多按鍵狀態(tài)識別系統(tǒng)，實現(xiàn)識別60個按鍵自由操作，并簡化MCU的控制信號?！ ? 系統(tǒng)設(shè)計方案 FPGA是一種可編程邏輯器件，它具有良好性能、極高
關(guān)鍵字：
狀態(tài) 識別 系統(tǒng) 按鍵 語言 FPGA VHDL 基于
摘要：介紹了SDH系統(tǒng)中的接口電路――數(shù)字分接復(fù)用器的VHDL設(shè)計及FPGA實現(xiàn)。該分接復(fù)用器電路用純數(shù)字同步方式實現(xiàn)，可完成SDH系統(tǒng)接口電路中7路（可擴展為N路）E1數(shù)據(jù)流的分接和復(fù)用。該設(shè)計顯示了用高級硬件描述語
關(guān)鍵字：
FPGA VHDL SDH 接口
VHDL是隨著可編輯邏輯器件（PLD）的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC（超高速集...
關(guān)鍵字：
PLD VHDL 機頂盒 信源
電子設(shè)計自動化EDA(ElectronicDesignAutomation)是指以計算機為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描...
關(guān)鍵字：
CPLD FPGA Flash RAM EDA VHDL
數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識別，其中接收端的幀同步識別電路的結(jié)構(gòu)對同步性能的影響是主要的。
關(guān)鍵字：
算法 同步 實現(xiàn) 語言 VHDL
在通信系統(tǒng)中，由于信道存在大量的噪聲和干擾，使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異，出現(xiàn)誤碼。在...
關(guān)鍵字：
VHDL 編譯碼器 線性分組碼
數(shù)字信號在傳輸過程中受到干擾的影響，降低了其傳輸?shù)目煽啃?，線性分組碼作為一種常用的信道編碼，在通信傳輸系統(tǒng)中應(yīng)用廣泛。在對線性分組碼的編譯碼規(guī)則研究基礎(chǔ)上，討論了生成矩陣、監(jiān)督矩陣與錯誤圖樣集之間的關(guān)系，在Max+PlusⅡ開發(fā)環(huán)境中，用VHDL語言設(shè)計線性分組碼編譯碼器，對其各項設(shè)計功能進行了仿真和驗證。結(jié)果表明，該設(shè)計正確，其功能符合線性分組碼編譯碼器的要求。
關(guān)鍵字：
VHDL 線性 分組碼 編譯碼器
本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小
關(guān)鍵字：
240C Q240 VHDL 240
應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng)，大部分設(shè)計工作可在計算機上完成，從而縮短系統(tǒng)開發(fā)時間，提高工作效率。下面介紹...
關(guān)鍵字：
VHDL 交通燈控制器
IP(IntellectualPropcrty)就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC...
關(guān)鍵字：
IP核 晶閘管 EDA VHDL
VHDL設(shè)計的串口通信程序,本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在
關(guān)鍵字：
程序 通信 串口 設(shè)計 VHDL
摘要：Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具，本文使用硬件描述語言VHDL實現(xiàn)了基于Petri網(wǎng)的并行控制器...
關(guān)鍵字：
VHDL FPGA Petri 并行控制器
傳統(tǒng)的定時器硬件連接比較復(fù)雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小時59分59秒。完全可以滿足用戶的需要，使用也更為方便。
關(guān)鍵字：
VHDL 定時器
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
The VHDL-AMS language [
查看詳細 ]
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473