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一種用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案
- VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國(guó)國(guó)防部VHSIC(超高速集成電路)計(jì)劃的一部分，并于1986年和1987年分別成為美國(guó)國(guó)防部和IEEE的工業(yè)標(biāo)準(zhǔn)。作為一種硬件設(shè)計(jì)時(shí)采用的標(biāo)準(zhǔn)語言，VHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和門級(jí)三個(gè)不同層次的設(shè)計(jì)，這樣設(shè)計(jì)師將在TOP-DOWN設(shè)計(jì)的全過程中均可方便地使用同一種語言。而且，VHDL設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”的高層設(shè)計(jì)技術(shù)，設(shè)計(jì)人員毋需通過門級(jí)原理圖描述電路
- 關(guān)鍵字： VHDL
使用VHDL語言設(shè)計(jì)FPGA的幾個(gè)常見問題的探討
- ?????? 詳細(xì)討論了在MAX plusⅡ開發(fā)平臺(tái)下使用VHDL硬件描述語言設(shè)計(jì)現(xiàn)場(chǎng)可編程門陣列(FP-GA)時(shí)常見的三個(gè)問題：等占空比分頻電路、延時(shí)任意量的延時(shí)電路、雙向電路。 ????? 1 引言 ??? ?????? 隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)可編程邏輯器件(PLD)/現(xiàn)場(chǎng)可編程門陣
- 關(guān)鍵字： VHDL FPGA 問題
錯(cuò)誤檢測(cè)與糾正電路的設(shè)計(jì)與實(shí)現(xiàn)
- 在一些電磁環(huán)境比較惡劣的情況下,一些大規(guī)模集成電路常常會(huì)受到干擾,導(dǎo)致不能正常工作。特別是像RAM這種利用雙穩(wěn)態(tài)進(jìn)行存儲(chǔ)的器件,往往會(huì)在強(qiáng)干擾下發(fā)生翻轉(zhuǎn),使原來存儲(chǔ)的"0"變?yōu)?1",或者"1"變?yōu)?0",造成的后果往往是很嚴(yán)重的。例如導(dǎo)致一些控制程序跑飛,存儲(chǔ)的關(guān)鍵數(shù)據(jù)出錯(cuò)等等?，F(xiàn)在,隨著芯片集成度的增加,發(fā)生錯(cuò)誤的可能性也在增大。在一些特定的應(yīng)用中,這已經(jīng)成為一個(gè)不能忽視的問題。例如在空間電子應(yīng)用領(lǐng)域,單粒子翻轉(zhuǎn)效應(yīng)就成為困擾設(shè)計(jì)師的一個(gè)難題。 在這種情況下,我們可以采用錯(cuò)誤檢測(cè)與糾正EDA
- 關(guān)鍵字： EDAC VHDL 74630 模擬IC
一種基于FPGA的新型誤碼測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)
- 引言 誤碼儀是評(píng)估信道性能的基本測(cè)量?jī)x器。本文介紹的誤碼儀結(jié)合FPGA 的特點(diǎn),采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測(cè)試方法，經(jīng)多次測(cè)試驗(yàn)證，方案可行，設(shè)計(jì)的系統(tǒng)穩(wěn)定。本文設(shè)計(jì)的誤碼儀由兩部分組成：發(fā)信機(jī)和接收機(jī)。 1 發(fā)信機(jī) 發(fā)信機(jī)的主要功能是產(chǎn)生具有隨機(jī)特性的偽隨機(jī)m 序列，通過FPGA 由VHDL 編程實(shí)現(xiàn)。偽隨機(jī)序列產(chǎn)生原理如下： 圖1 偽隨機(jī)序列產(chǎn)生原理圖 其中，ak-i是各移位寄存器的狀態(tài)，Ci對(duì)應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋
- 關(guān)鍵字： FPGA 測(cè)試儀 VHDL MCU和嵌入式微處理器
異步通信起始位正確檢測(cè)的VHDL實(shí)現(xiàn)
- 摘要： 基于FPGA/CPLD的UART設(shè)計(jì)眾多，本文分析了3倍頻采樣方法存在的不足，同時(shí)分析了16倍頻采樣對(duì)起始位檢測(cè)的可靠性，并給出相關(guān)的VHDL硬件描述語言程序代碼。 關(guān)健詞： 異步數(shù)據(jù);UART;FPGA/CPLD;VHDL 概述 隨著電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展，可編程邏輯器件FPGA/CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用，而UART(通用異步收發(fā)器) 是在數(shù)字通信和控制系統(tǒng)中廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。因此越來越多用戶根據(jù)自己的需要，以EDA技術(shù)作為開發(fā)手段，用一塊
- 關(guān)鍵字： 0711_A 雜志_設(shè)計(jì)天地 嵌入式系統(tǒng) 單片機(jī) 異步數(shù)據(jù) UART FPGA/CPLD VHDL MCU和嵌入式微處理器
基于狀態(tài)機(jī)的語音電子密碼鎖設(shè)計(jì)
- 引 言 隨著電子技術(shù)的發(fā)展，具有防盜報(bào)警、語音提示等功能的電子密碼鎖代替密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢(shì)。目前大部分密碼鎖采用單片機(jī)進(jìn)行設(shè)計(jì)，電路較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)，利用QuartusⅡ工作平臺(tái)和VHDL(超高速集成電路硬件描述語言)，設(shè)計(jì)了一種新型的電子密碼鎖。該密碼鎖具有密碼預(yù)置、修改、語音提示和3次輸入錯(cuò)誤則系統(tǒng)進(jìn)入定時(shí)鎖定并報(bào)警等功能，用FPGA(現(xiàn)場(chǎng)可編程門陣列)芯片和語音芯片ISD2560實(shí)現(xiàn)。由于充分利用了FPGA芯片密度大
- 關(guān)鍵字： 工業(yè)控制 FPGA 電子密碼鎖 VHDL 遙控技術(shù)
單片機(jī)軟硬件聯(lián)合仿真解決方案
- 摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設(shè)計(jì)的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實(shí)現(xiàn)了軟件和硬件的同步仿真。 關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 縮略詞解釋： BFM：總線功能模塊。在HDL
- 關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器
SDRAM通用控制器的FPGA模塊化設(shè)計(jì)
- 摘要： 介紹了一種SDRAM通用控制器的FPGA模塊化解決方案。關(guān)鍵詞： SDRAM控制器；FPGA；VHDL；狀態(tài)機(jī)；仲裁機(jī)制 引言同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)，在同一個(gè)CPU時(shí)鐘周期內(nèi)即可完成數(shù)據(jù)的訪問和刷新，其數(shù)據(jù)傳輸速度遠(yuǎn)遠(yuǎn)大于傳統(tǒng)的數(shù)據(jù)存儲(chǔ)器(DRAM)，被廣泛的應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)中?；贔PGA的SDRAM控制器，以其可靠性高、可移植性強(qiáng)、易于集成的特點(diǎn)，已逐漸取代了以往的專用控制器芯片而成為主流解決方案。然而，SDRAM復(fù)雜的控制邏輯和要求嚴(yán)格的時(shí)序，成為開發(fā)過
- 關(guān)鍵字： 消費(fèi)電子 SDRAM控制器 FPGA VHDL 0708_A 雜志_設(shè)計(jì)天地 工業(yè)控制
基于狀態(tài)機(jī)的語音電子密碼鎖設(shè)計(jì)
- 引言 隨著電子技術(shù)的發(fā)展，具有防盜報(bào)警、語音提示等功能的電子密碼鎖代替密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢(shì)。目前大部分密碼鎖采用單片機(jī)進(jìn)行設(shè)計(jì)，電路較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)，利用QuartusⅡ工作平臺(tái)和VHDL(超高速集成電路硬件描述語言)，設(shè)計(jì)了一種新型的電子密碼鎖。該密碼鎖具有密碼預(yù)置、修改、語音提示和3次輸入錯(cuò)誤則系統(tǒng)進(jìn)入定時(shí)鎖定并報(bào)警等功能，用FPGA(現(xiàn)場(chǎng)可編程門陣列)芯片和語音芯片ISD2560實(shí)現(xiàn)。由于充分利用了FPGA芯片密度大、功
- 關(guān)鍵字： 模擬技術(shù) 電源技術(shù) VHDL 語音電 子密碼鎖 模擬IC 電源
基于CPLD的PSK系統(tǒng)設(shè)計(jì)
- 1 引言 現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向[5]。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展。一個(gè)系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對(duì)調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞[1]。 復(fù)雜可編程邏輯器件（CPLD）結(jié)合了專用集成電路和DSP的優(yōu)勢(shì)，既具有很高的處理速度，又具有一定的靈活性。因此，基于CPLD的數(shù)字調(diào)
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機(jī) CPLD PSK 調(diào)制解調(diào) VHDL 嵌入式
VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計(jì)
- 現(xiàn)代化生產(chǎn)和科學(xué)研究對(duì)圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡(jiǎn)單，不能很好地滿足特殊要求，因此，我們構(gòu)建了高速圖像采集系統(tǒng)。它主要包括圖像采集模塊、圖像低級(jí)處理模塊以及總線接口模塊等。這些模塊是在FPGA中利用VHDL編程實(shí)現(xiàn)的。高速圖像采集系統(tǒng)主要用于視覺檢測(cè)。視覺檢測(cè)中圖像處理的特點(diǎn)是：底層圖像處理數(shù)據(jù)量大，算法簡(jiǎn)單；高層圖像處理算法復(fù)雜，數(shù)據(jù)量大，算法簡(jiǎn)單；高層圖像處理算法復(fù)雜，數(shù)據(jù)量小。對(duì)于圖像底層處理，我們?cè)诟咚賵D像采集系統(tǒng)中用FPGA實(shí)現(xiàn)，采用VHDL編寫圖像處理算法
- 關(guān)鍵字： VHDL 高速圖像采集
基于VHDL語言的卷積碼編解碼器的設(shè)計(jì)
- 1 引言 數(shù)字信息在有噪信道中傳輸時(shí)，會(huì)受到噪聲干擾的影響，誤碼總是不可避免的。為了在已知信噪比的情況下達(dá)到一定的誤碼率指標(biāo)，在合理設(shè)計(jì)基帶信號(hào)，選擇調(diào)制、解調(diào)方式，并采用頻域均衡或時(shí)域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯(cuò)控制編碼等信道編碼技術(shù)，使誤碼率進(jìn)一步降低。卷積碼和分組碼是差錯(cuò)控制編碼的2種主要形式，在編碼器復(fù)雜度相同的情況下，卷積碼的性能優(yōu)于分組碼，因此卷積碼幾乎被應(yīng)用在所有無線通信的標(biāo)準(zhǔn)之中，如GSM ，IS95和CDMA2000的標(biāo)準(zhǔn)中。 目前,VHDL語言已成為EDA領(lǐng)域
- 關(guān)鍵字： VHDL 單片機(jī) 卷積碼編 嵌入式系統(tǒng)
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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