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VHDL語言及其應(yīng)用介紹
- 隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計(jì)正朝高速度、大容量、小體積的方向發(fā)展，傳統(tǒng)的自 底而上的設(shè)計(jì)方法已難以適應(yīng)形勢(shì)。EDA(Electronic Design Automation)技術(shù) 的應(yīng)運(yùn)而生，使傳統(tǒng)的電子系統(tǒng)設(shè)計(jì)發(fā)生了根本的變革。
- 關(guān)鍵字： VHDL
基于VHDL的感應(yīng)加熱電源數(shù)字移相觸發(fā)器設(shè)計(jì)方案
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
- 關(guān)鍵字： VHDL 感應(yīng)加熱電源 數(shù)字移相 觸發(fā)器
出租車計(jì)價(jià)器VHDL程序
- 程序設(shè)計(jì)與仿真。
1. 出租車計(jì)價(jià)器VHDL程序
--文件名：taxi.hd
--功能：出租車計(jì)價(jià)器
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
enti - 關(guān)鍵字： VHDL 出租車計(jì)價(jià)器 程序
基于VHDL的串口通信程序設(shè)計(jì)
- 基于VHDL的串口通信程序設(shè)計(jì),本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。
程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無奇偶校驗(yàn)位）的串口控制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè) - 關(guān)鍵字： 程序設(shè)計(jì) 通信 串口 VHDL 基于
步進(jìn)電機(jī)定位控制系統(tǒng)VHDL程序與仿真
- 步進(jìn)電機(jī)定位控制系統(tǒng)VHDL程序與仿真
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity step_motor is
port (reset:in STD_LOGIC; --系統(tǒng) - 關(guān)鍵字： VHDL 步進(jìn)電機(jī) 定位控制系統(tǒng) 程序
VHDL語言的幀同步算法實(shí)現(xiàn)
- 數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識(shí)別，其中接收端的幀同步識(shí)別電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的。
1 工作原理
實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī) - 關(guān)鍵字： 實(shí)現(xiàn) 算法 同步 語言 VHDL
SDH中E1接口分接復(fù)用器VHDL設(shè)計(jì)及FPGA實(shí)現(xiàn)
- 摘要：介紹了SDH系統(tǒng)中的接口電路--數(shù)字分接復(fù)用器的VHDL設(shè)計(jì)及FPGA實(shí)現(xiàn)。該分接復(fù)用器電路用純數(shù)字同步方...
- 關(guān)鍵字： 分接復(fù)用器、狀態(tài)轉(zhuǎn)移圖、VHDL FPGA
微機(jī)保護(hù)控制接口的CPLD抗干擾設(shè)計(jì)
- 摘要：介紹一種用VHDL在CPLD芯片上設(shè)計(jì)微機(jī)保護(hù)系統(tǒng)控制接口的方法來提高抗干擾性能，試驗(yàn)結(jié)果表明：控制接口...
- 關(guān)鍵字： 微機(jī)保護(hù) 抗干擾 冗余設(shè)計(jì) VHDL CPLD
VHDL設(shè)計(jì)中信號(hào)與變量的區(qū)別及應(yīng)用技巧
- VHDL設(shè)計(jì)中信號(hào)與變量的區(qū)別及應(yīng)用技巧,在VHDL程序設(shè)計(jì)中，可以充分利用信號(hào)或變量的系統(tǒng)默認(rèn)值，來靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。本文從應(yīng)用的角度舉例說明了VHDL設(shè)計(jì)中信號(hào)與變量的區(qū)別，以及正確的使用方法，并介紹了為信號(hào)或變量賦予初始值的技巧?！ 「攀觥 ‰S
- 關(guān)鍵字： 區(qū)別 應(yīng)用技巧 變量 信號(hào) 設(shè)計(jì) VHDL
VHDL語言應(yīng)用實(shí)例指導(dǎo)
- VHDL中的標(biāo)識(shí)符可以是常數(shù)、變量、信號(hào)、端口、子程序或參數(shù)的名字。使用標(biāo)識(shí)符要遵守如下法則：middot;標(biāo)識(shí)符由字母（Ahellip;Z；ahellip;z）、數(shù)字和下劃線字符組成。middot;任何標(biāo)識(shí)符必須以英文字母開頭。m
- 關(guān)鍵字： VHDL 應(yīng)用實(shí)例
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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